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利用 CPLD 降低處理器功耗
利用 CPLD 降低處理器功耗
 更新時間:2008-8-3 15:44:39  點擊數(shù):30
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Times mso-ansi-language: 宋體; mso-bidi-font-family: ZH-CN?>通用 I/O 中斷 

    實時時鐘中斷 

    OS 計時器中斷 

    外設(shè)中斷 

    外部喚醒信號 

 

    一旦識別出已啟動的喚醒事件,微處理器就會開始執(zhí)行從斷電狀態(tài)喚醒的一系列步驟。圖 3 所示為處理器從斷電模式蘇醒的一般流程。 

 

CPLD 設(shè)計 

    操作模式是在微處理器空閑特定時長后啟用。微處理器在接收到已啟動的中斷時會響應(yīng)該中斷請求。處理器在響應(yīng)中斷請求時會以運行或正常模式操作。減少對處理器的中斷請求數(shù)可延長處理器處于節(jié)電狀態(tài)的時間。理想情況下,如果沒有任何需要執(zhí)行的指令,微處理器就會永遠(yuǎn)保持節(jié)電模式。插入響應(yīng)和處理系統(tǒng)中斷的外部器件可以減少處理器的操作任務(wù)。通過讓微處理器保持盡可能長的斷電模式,可顯著降低功耗。 

    使用低功耗可編程邏輯器件來輔助微處理器可以降低系統(tǒng)功耗并延長系統(tǒng)電池壽命。業(yè)界最新的 CPLD 產(chǎn)品可同時實現(xiàn)高性能和低功耗。典型低功耗 CPLD

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