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利用 CPLD 降低處理器功耗
利用 CPLD 降低處理器功耗
作者:佚名  來(lái)源:不詳  錄入:Admin  更新時(shí)間：2008-8-3 15:44:39  點(diǎn)擊數(shù)：30
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        如今，降低總體系統(tǒng)功耗是設(shè)計(jì)便攜式手持電子設(shè)備的最關(guān)鍵因素之一。消費(fèi)者期望值的日益增長(zhǎng)也就要求便攜式設(shè)備必須延長(zhǎng)電池壽命并提高自身性能。對(duì)于便攜式系統(tǒng)設(shè)計(jì)人員和制造者來(lái)說(shuō)，即使降低10mW 左右的功耗也是極其重要的。 

    如今，設(shè)計(jì)人員可以采用多種設(shè)計(jì)方法來(lái)大大降低總體系統(tǒng)功耗，如： 

 

    降低工作電壓 

    優(yōu)化系統(tǒng)和 CPU 時(shí)鐘頻率 

    消除上電過(guò)程中大電流消耗的尖脈沖 

    有效管理系統(tǒng)電池的工作 

    有效管理系統(tǒng)器件的操作模式 

    盡量減少總線活動(dòng) 

    降低總線電容 

    降低開(kāi)關(guān)噪聲

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