點對點的驗證方法大量涌現(xiàn)

--- 大量建立在各自專有的語言和語言子集單點工具（point tools）上的驗證方法的出現(xiàn)是造成驗證差距的主要原因。這些驗證方法都旨在解決某一個特定的驗證問題,如測試平臺自動化 、斷言和模型檢驗。當用戶追求橫跨驗證流程最佳工具組合時,通常不得不自行嘗試將這些工具整合起來建立一個完整的方法,要達到這一要求必須投入相當?shù)臅r間和精力。
--- 這種做法會導致驗證方法嚴重相互脫節(jié)。芯片設計失誤的統(tǒng)計數(shù)據(jù)表明,驗證技術的發(fā)展的確沒跟上芯片規(guī)模和復雜度的增長。另外,驗證方法分離脫節(jié)的現(xiàn)象已成為知識產(chǎn)權（IP）有效使用和重用的障礙。解決這一狀況的有效途徑就是采用統(tǒng)一的驗證方法,通過應用經(jīng)過改進的工具平臺充分利用具有豐富語義的標準語言來實現(xiàn)。
--- 目前,許多工具和技術都只能解決驗證中某個單一的問題。在公認的最佳驗證方案的認識上,開發(fā)出統(tǒng)一的標準驗證方法是提高驗證工作整體效率的關鍵。所有項目都需要一種面向一次性成功的驗證方法。

統(tǒng)一語言是統(tǒng)一驗證方法的基礎
---迅速采用SystemVerilog并結合這種語言的特性,為驗證方法提供了堅實的基礎,這對片上系統(tǒng)（SoC）和知識產(chǎn)權（IP）設計的開發(fā)商來說是很有益處的。
--- SystemVerilog是第一款集設計、驗證和斷言特性為一體的開放式業(yè)界標準語言。作為一種統(tǒng)一的語言,SystemVerilog的這些特性將推動統(tǒng)一標準的驗證方法的實現(xiàn)。
---在業(yè)界,SystemVerilog的發(fā)展勢頭十分迅猛,目前已成為Accellera的標準。至少有40家電子設計自動化、（IP）知識產(chǎn)權和培訓服務公司正在推出支持這一語言的產(chǎn)品和服務。世界上許多頂尖的設計團隊正在自己的設計項目中采用SystemVerilog語言。

作為參考的方法學
---ARM和Synopsys正在聯(lián)合開發(fā)一種標準驗證方法,采用SystemVerilog語言來規(guī)范一種基于覆蓋率分析的驗證方法架構。通過業(yè)界最佳應用實踐,為建立起一種強大而又可擴展的驗證方法提供了藍圖。這種驗證方法面向功能驗證的各方面,包括可用于形式分析和動態(tài)驗證的SystemVerilog Assertions （SVA）這種可驗證性設計技術;使用有約束條件的隨機激勵生成技術（stimulus generation techniques）;使用覆蓋率統(tǒng)計的分析方法來達成快速的實現(xiàn)驗證收斂。
---這項方法還將幫助驗證用知識產(chǎn)權（IP）供應商采用一致的、有明確論述的驗證架構,從而便于最終用戶將不同來源的驗證用知識產(chǎn)權(IP)有效地整合起來。
--- SystemVerilog參考驗證方法的基礎
---這種驗證方法將以ARM、Synopsys以及雙方用戶在進行高效驗證時積累的多年經(jīng)驗為基礎。這種參考驗證方法將結合ARM從事件級SystemC模型到實時寄存器傳輸級（RTL）的實現(xiàn)中,相關的復雜的、可配置的驗證用知識產(chǎn)權(IP)方面的特殊技術,Synopsys在提供整合的RTL和系統(tǒng)級驗證平臺方面包括驗證工具及驗證知識產(chǎn)權(IP)特長。這些專業(yè)技術可在任何片上系統(tǒng)(SOC)設計或知識產(chǎn)權(IP)開發(fā)團隊使用。
---這種方法將加速基于一種開放的,業(yè)界標準語言的先進驗證方法的使用。通過為驗證工程師提供一套斷言檢查標準庫和常用驗證功能（如激勵生成、仿真控制和覆蓋分析）使用規(guī)范,并在業(yè)界廣泛推廣,將有助于提高驗證效率,縮短驗證時間。
--- 這項標準方法將支持在系統(tǒng)級驗證的環(huán)境中使用SystemC事件級模型,并對SystemC模型如何與SystemVerilog通訊進行了說明。這種方法還支持將RTL級設計和任何用Verilog或VHDL語言寫成的驗證用知識產(chǎn)權(IP)納入驗證環(huán)境中。

SystemVerilog驗證方法手冊
---2004年“設計自動化會議”展出的一本書中詳細闡述了這種參考方法。象《重用設計方法手冊（RMM）》為設計重用提供指導一樣,《SystemVerilog驗證方法手冊（VMM）》將促進最佳驗證方案的建立,把SystemVerilog語言的強大功能推廣到整個片上系統(tǒng)(SOC)設計環(huán)節(jié)中。
---《SystemVerilog驗證方法手冊(VMM)》將為工程師提供驗證架構指南和業(yè)界優(yōu)秀的應用方案,使復雜的片上系統(tǒng)(SOC)設計的功能驗證能夠更有效和迅速地完成。這本書還將為驗證用知識產(chǎn)權(IP)開發(fā)商提供一種標準的驗證架構,促進驗證知識產(chǎn)權(IP)的可用性。
---此手冊的編寫吸收了來自ARM和Synopsys公司包括驗證、方法和知識產(chǎn)權(IP)領域的多位著名專家在驗證和知識產(chǎn)權(IP)方面的多年經(jīng)驗。
--- SystemVerilog是通用的IEEE 1364-2001 Verilog語言的擴展,由Accellera開發(fā),旨在顯著提高擁有大量門電路、基于知識產(chǎn)權(IP)、總線集成的片上系統(tǒng)(SOC)設計的效率。通過與系統(tǒng)級設計流程的緊密連接,SystemVerilog語言主要面向芯片實現(xiàn)和驗證流程。它在Verilog-2001基礎上進行了重大改進,主要集中于片上系統(tǒng)(SOC)的開發(fā),包括：
● 支持在事件級抽象層次上進行建模和驗證。SystemVerilog的直接程序接口 (DPI)使其可以調用所有C/C++/SystemC功能函數(shù),反之亦然。因此,SystemVerilog基于Verilog的語言,率先實現(xiàn)了有效地與SystemC模塊進行協(xié)同仿真,在系統(tǒng)級設計、芯片實現(xiàn)和驗證之間建立了重要的連接。
● 在接口方面進行了一系列的擴展,以滿足先進的設計技術的要求。例如,不同的層次的模型接口大大加速了總線集成設計的開發(fā)過程,消除了在模塊端口連接上的限制,允許端口各側采用任意的數(shù)據(jù)類型,擴展數(shù)據(jù)類型以允許用C語言建模和增強對知識產(chǎn)權(IP)的保護
● 對斷言支持的一種新機制,促進了可驗證性設計方法的形成。在SystemVerilog語言中,由于斷言信息內置于語言之中,取消了斷言在傳統(tǒng)Verilog語言中,對專用模塊、程序注解或PLI調用的要求。語言中內嵌的斷言能夠根據(jù)功能和約束來捕捉實際設計意圖,并可在使用任何形式驗證方法之前,通過仿真進行驗證。這種方法有助于避免設計定義的錯誤,提高了測試的準確性、簡化了測試平臺,并可實現(xiàn)測試的重復利用�？沈炞C性設計技術所提供的對內部節(jié)點充分可控性和可觀察性能夠大幅節(jié)省設計調試的時間。
● 新功能支持硬件模型和利用面向對象技術構建測試平臺,這使測試平臺具備超常的可重用性。例如,將SystemVerilog接口方法與面向對象的測試平臺創(chuàng)建技術相結合,使實現(xiàn)功能強大的約束條件驅動的驗證方法變得簡單。這些約束條件可由內嵌的斷言提供,這些斷言明確說明了需要證明為正確的或必須在驗證中覆蓋的設計特性。這些斷言可以在片上系統(tǒng)(SOC) 設計的開發(fā)中被重用,這充分支持設計重用和基于知識產(chǎn)權(IP)的設計。