引言
---如今,片上系統(tǒng)（System-on-Chip,簡(jiǎn)稱SOC）技術(shù)已成為當(dāng)今超大規(guī)模集成電路的發(fā)展的趨勢(shì),也是21世紀(jì)集成電路技術(shù)的主流。SOC在為半導(dǎo)體產(chǎn)業(yè)發(fā)展帶來(lái)前所未有的廣闊市場(chǎng)和難得的發(fā)展機(jī)遇的同時(shí),半導(dǎo)體技術(shù)的發(fā)展也給SOC的性能和集成度的發(fā)展提供了很大的空間,然而這些技術(shù)的發(fā)展是來(lái)之不易的：每種新技術(shù)的產(chǎn)生都帶著跟這套新技術(shù)相關(guān)的問(wèn)題和困難。設(shè)計(jì)者面臨著很多技術(shù)挑戰(zhàn)。

SOC主要的設(shè)計(jì)技術(shù)
---SOC目前還處于發(fā)展中的初級(jí)階段,它主要以IP核復(fù)用技術(shù)、超深亞微米技術(shù)和軟硬件協(xié)同設(shè)計(jì)技術(shù)為支撐,除此之外,還面臨著低功耗設(shè)計(jì)、可測(cè)性設(shè)計(jì)技術(shù)等的挑戰(zhàn)。
1．IP核的設(shè)計(jì)再利用
---IP核在SOC設(shè)計(jì)中非常重要,它包含兩個(gè)方面的內(nèi)容,首先是IP核的使用,其次是IP核的生成。IP核的使用絕不等同于集成電路設(shè)計(jì)中的單元庫(kù)的使用,它所涉及的內(nèi)容幾乎覆蓋了集成電路設(shè)計(jì)中的所有經(jīng)典課題,包括測(cè)試、驗(yàn)證、模擬、低功耗等。IP核的生成也絕非是簡(jiǎn)單的設(shè)計(jì)抽取和整理,它所涉及的設(shè)計(jì)思路、時(shí)序要求、性能要求等均需要人們重新審視我們已經(jīng)熟知的設(shè)計(jì)方法。
---設(shè)計(jì)再利用是建立在芯核（Core）基礎(chǔ)上的。所謂IP核實(shí)際上就是一個(gè)經(jīng)過(guò)驗(yàn)證的IC設(shè)計(jì),從其實(shí)現(xiàn)的形式和應(yīng)用層次上來(lái)看,IP芯核通常分為三種,一種稱為硬核,具有和特定工藝相聯(lián)系的物理版圖,已被投片測(cè)試驗(yàn)證�？杀恍略O(shè)計(jì)作為特定的功能模塊直接調(diào)用。第二種是軟核,以HDL的方式提交,其性能通過(guò)時(shí)序模擬進(jìn)行驗(yàn)證。第三種是固核（FirmCore）,是在軟核的基礎(chǔ)上開(kāi)發(fā)的,是一種可綜合的并帶有布局規(guī)劃的軟核。
---建立在芯核基礎(chǔ)上的片上系統(tǒng)設(shè)計(jì),使設(shè)計(jì)方法從電路設(shè)計(jì)轉(zhuǎn)向系統(tǒng)設(shè)計(jì),設(shè)計(jì)重心將從今天的邏輯綜合、門級(jí)布局布線、后模擬轉(zhuǎn)向系統(tǒng)級(jí)模擬,軟硬件聯(lián)合仿真,以及若干個(gè)芯核組合在一起的物理設(shè)計(jì)。
2．低功耗設(shè)計(jì)
---片上系統(tǒng)因?yàn)橛邪偃f(wàn)門以上的集成度和在數(shù)百兆時(shí)鐘頻率下工作,將有數(shù)十瓦乃至上百瓦的功耗。巨大的功耗給使用封裝及可靠性方面都帶來(lái)了問(wèn)題,因此降低功耗的設(shè)計(jì)是片上系統(tǒng)設(shè)計(jì)的必然要求。設(shè)計(jì)中應(yīng)從多方面著手降低芯片功耗。降低功耗的主要技術(shù)有降低工作電壓、減少電容和開(kāi)關(guān)頻率、采用合理的單元結(jié)構(gòu)、合理分配時(shí)鐘等。
---軟件的低功耗設(shè)計(jì)也是SOC設(shè)計(jì)的一個(gè)重要新課題,由于軟件的運(yùn)行要依賴于硬件系統(tǒng)。軟件的無(wú)效運(yùn)行將導(dǎo)致硬件的無(wú)效動(dòng)作,從而引起功耗的無(wú)謂增加。雖然可以在硬件系統(tǒng)中根據(jù)需要設(shè)計(jì)必要的休眠裝置并由軟件加以控制以減少這些功耗,但是如果一個(gè)SOC需要片上操作系統(tǒng)（COS）時(shí),就要平衡COS、應(yīng)用程序和硬件三者之間對(duì)功耗的影響,其復(fù)雜度顯然較之單純地考慮硬件的功耗要高得多。
---軟件功耗的概念一直是被人們忽略的問(wèn)題,這方面的工作到目前為止尚未開(kāi)展起來(lái),因此它的研究獲得突破性的進(jìn)展還有很長(zhǎng)的路要走。
3．可測(cè)性設(shè)計(jì)技術(shù)
---隨著集成度的提高,測(cè)試在集成電路設(shè)計(jì)中所占的比重越來(lái)越大,芯片各部分的高復(fù)雜度對(duì)測(cè)試也產(chǎn)生了重大影響。
---對(duì)于片上系統(tǒng)來(lái)說(shuō),由于所需的測(cè)試矢量數(shù)量太多,另外,設(shè)計(jì)片上系統(tǒng)時(shí)大量復(fù)用IP模塊,而這些預(yù)先設(shè)計(jì)好的IP模塊會(huì)影響片上系統(tǒng)的測(cè)試,所以要求片上系統(tǒng)設(shè)計(jì)者較早的從宏觀上進(jìn)行驗(yàn)證和測(cè)試技術(shù)的考慮,并尋找能夠使用較少測(cè)試矢量證明芯片正常工作的方法。
---芯片設(shè)計(jì)時(shí)可測(cè)性設(shè)計(jì)的任務(wù)是將測(cè)試裝置和被測(cè)系統(tǒng)級(jí)電路通過(guò)DFT的測(cè)試線路連成一個(gè)統(tǒng)一的機(jī)構(gòu)�？蓪⒏鱾�(gè)芯核的接入路徑和芯片總線相連,也可將需控制和需觀察的測(cè)試點(diǎn)接在掃描鏈中,形成一個(gè)統(tǒng)一的可為測(cè)試裝置控制的整體。
---面向SOC的可測(cè)性設(shè)計(jì)技術(shù)研究有兩種途徑：提高系統(tǒng)的可測(cè)性或降低系統(tǒng)的不可測(cè)性。由于兩條途徑的出發(fā)點(diǎn)不同,作法上也大相徑庭。前人在高層次可測(cè)性綜合研究中已經(jīng)證明了尋找不可測(cè)的電路架構(gòu)并避免其生成,對(duì)整個(gè)系統(tǒng)的可測(cè)性具有更大的貢獻(xiàn)。而面向一個(gè)已有的電路系統(tǒng)進(jìn)行可測(cè)性設(shè)計(jì)則要受到已有電路架構(gòu)的約束,在很多情況下,要獲得高的可測(cè)性就要付出昂貴的代價(jià)。
4．深亞微米的物理綜合
---深亞微米集成電路設(shè)計(jì)方法的根本性突破是SOC設(shè)計(jì)方法學(xué)中最具挑戰(zhàn)性的。
---深亞微米工藝提出的諸多挑戰(zhàn)至今尚未得到徹底的解決,互連延遲主導(dǎo)系統(tǒng)性能的問(wèn)題隨著工藝技術(shù)的不斷進(jìn)步將變得越來(lái)越突出。到深亞微米,邏輯設(shè)計(jì)則必須結(jié)合物理特性才能精確給出時(shí)延、功耗、可布性、面積等,互連線變成時(shí)延和功耗的主要角色。在采用深亞微米集成電路技術(shù)的復(fù)雜芯片的設(shè)計(jì)過(guò)程中,最終有待考慮的一組問(wèn)題包括：時(shí)序收斂、布圖和布線,此外還要避開(kāi)功耗和串?dāng)_等物理效應(yīng)越來(lái)越嚴(yán)重的不利影響。必須將邏輯綜合和布局布線更緊密地聯(lián)系起來(lái),用物理綜合方法,使設(shè)計(jì)人員同時(shí)兼顧考慮高層次的功能問(wèn)題、結(jié)構(gòu)問(wèn)題和低層次上的布局布線問(wèn)題。
5．軟硬件協(xié)同設(shè)計(jì)技術(shù)
---軟硬件協(xié)同設(shè)計(jì)是一個(gè)復(fù)雜的問(wèn)題,這需要仔細(xì)的測(cè)量和設(shè)計(jì)判斷。軟硬件協(xié)同設(shè)計(jì)是硬件結(jié)構(gòu)和在硬件上的軟件執(zhí)行的設(shè)計(jì)方法學(xué)。協(xié)同設(shè)計(jì)的目標(biāo)是發(fā)展自定義多路處理器,它可能包括一個(gè)或多個(gè)CPU,還包括硬件、特定功能單元,除了自定義多路處理器之外,還有有效使用這個(gè)多路處理器的自定義軟件。軟硬件協(xié)同仿真在仿真系統(tǒng)中使用特殊工藝,包括CPU上的軟件執(zhí)行和硬導(dǎo)線邏輯。協(xié)同仿真是一個(gè)巨大的挑戰(zhàn),這是因?yàn)榉抡娴牟煌�部分在不同速率下運(yùn)行;高級(jí)模型必須被應(yīng)用于軟件以達(dá)到合理的仿真速度,同時(shí)更加細(xì)節(jié)化的仿真算法必須經(jīng)常用于特定功能單元去給出所需的精度,以保證系統(tǒng)的正當(dāng)操作。軟硬件協(xié)同綜合綜合了硬件布局手段和在這個(gè)高級(jí)描述的硬件上執(zhí)行的軟件。協(xié)同綜合的目標(biāo)是綜合滿足性能（或其他）目的的一個(gè)執(zhí)行,又使制造成本最低化;同時(shí)考慮允許更為強(qiáng)壯的折中設(shè)計(jì)的硬件和軟件結(jié)構(gòu)。

片上系統(tǒng)的技術(shù)挑戰(zhàn)
1．技術(shù)趨勢(shì)
---IBM是第一個(gè)在微處理器和ASIC工藝中在0.18μm技術(shù)節(jié)點(diǎn)用電阻更低的銅導(dǎo)線取代鋁導(dǎo)線。這種更低的電阻已經(jīng)使RC線路的延遲減小了30％。在0.13μm技術(shù)節(jié)點(diǎn)上,IBM首先引進(jìn)了低電容率夾層介質(zhì)材料。這些新材料減小了分布電容從而進(jìn)一步使RC延遲減少了15％。IBM公司開(kāi)辟的領(lǐng)導(dǎo)微處理器產(chǎn)品工業(yè)技術(shù)的發(fā)展將會(huì)應(yīng)用于SOC技術(shù)。要求保持性能尺度的漸增的工藝復(fù)雜度很不幸的跟設(shè)計(jì)和SOC及其結(jié)構(gòu)IP的再使用具有直接的沖突。
---使設(shè)計(jì)IP的工藝發(fā)展的可再用能力的影響最小化的最好辦法,是在盡可能抽象的形式下獲取這個(gè)設(shè)計(jì)。舉個(gè)例子,重新映射一個(gè)像微處理器的IP塊可能會(huì)非常困難,如果它僅僅作為一個(gè)GDSⅡ中的硬宏存在的話。如果替換這個(gè)微處理器設(shè)計(jì)被作為RTL而被獲得的話,它能夠被相對(duì)容易的重新映射到下一代使用邏輯綜合的技術(shù)中。
2．互連性能的空缺
---即便是有上面提到的所有的工藝革命,保持器件和互連尺度步伐一致也將是極有可能不會(huì)實(shí)現(xiàn)的�；ミB性能上的發(fā)展已經(jīng)滯后于器件性能的發(fā)展,這導(dǎo)致了互連性能的空缺。為了解互連性能空缺所帶來(lái)的影響,考慮將互連分為本地和全局兩種類型。本地互連在很小的區(qū)域內(nèi)像在一個(gè)IP塊內(nèi)連接晶體管。全局互連用于芯片上跨越遠(yuǎn)距離的IP互連。隨著器件密度的增加,本地互連的長(zhǎng)度也能夠減小。由于這個(gè)原因,本地互連趨向于相對(duì)完美的尺度。相比之下,全局互連的尺度就不那么好。隨著芯片的大小大致保持不變,全局互連的相對(duì)延遲增加了。這個(gè)分歧的影響是意義深遠(yuǎn)的。一旦假設(shè)一個(gè)芯片上所有的IP都在一個(gè)單時(shí)鐘循環(huán)上,現(xiàn)在就可能需要一個(gè)關(guān)鍵信號(hào)的多路時(shí)鐘循環(huán)去橫跨電路片而運(yùn)行。
---為了說(shuō)明多路循環(huán)全局互連的可能性,現(xiàn)在可能有必要在一個(gè)結(jié)構(gòu)級(jí)上使用明確的流水線操作去調(diào)節(jié)互連延遲。在一個(gè)基于總線的SOC中,可能需要將單個(gè)的邏輯總線分成多個(gè)局部區(qū)域或?qū)⒘魉�線操作相加成為總線形成規(guī)格。
---以后會(huì)證明值得去用本地均勻同步單元去組成SOC,這些單元的通信是通過(guò)使用異步信號(hào)來(lái)跨越遠(yuǎn)的片上距離的。最后,更為復(fù)雜的基于包的片上網(wǎng)絡(luò)協(xié)議被證明對(duì)于大的未來(lái)的SOC全局通信來(lái)說(shuō)是有用的。
3．功率損耗
---今天,SOC設(shè)計(jì)者所面臨的功率控制問(wèn)題有兩種類型：有效功率和泄漏功率。這兩種功率都以讓人擔(dān)憂的速率增加。有效功率是通過(guò)開(kāi)關(guān)節(jié)點(diǎn)電容的充電和放電消耗的。功率的大小由下列方程給出。
---其中C是總的開(kāi)關(guān)電容量,Vdd是電源電壓,F是開(kāi)關(guān)頻率。由于硅技術(shù)規(guī)模的原因,對(duì)每一技術(shù)代來(lái)說(shuō)每單元面積上的電容量和操作頻率都增長(zhǎng)30％。假設(shè)一個(gè)理想的規(guī)模,這些增加正好被Vdd相應(yīng)減少的30％所抵消,并且每單位面積上的功率保持不變。不幸的是,操作頻率以比硅工藝技術(shù)規(guī)模更快的速度增加。這導(dǎo)致了每一技術(shù)代的有效功率密度的增加。
---功耗的第二部分是泄漏功率,它由通過(guò)即便是斷開(kāi)時(shí)候也會(huì)發(fā)生的器件的電流泄漏引起。泄漏功率的增加歸因于器件規(guī)模的一些方面的原因。隨著硅工藝的發(fā)展,更小的幾何結(jié)構(gòu)成為可能,這要求包括更小的晶體管氧化物厚度的器件結(jié)構(gòu)的完善,這種晶體管的低氧化物厚度反過(guò)來(lái)能提高晶體管的性能。從90nm技術(shù)代開(kāi)始,通過(guò)器件的門的管道電流也將變成泄漏功率的不可忽略的一部分。
---兩種類型功率的增加對(duì)在芯片封裝面積、系統(tǒng)冷卻技術(shù)、功率供給設(shè)計(jì)和測(cè)試等方面的系統(tǒng)成本存在很大的影響。
4．SOC的功率預(yù)測(cè)和最優(yōu)化
---低功率設(shè)計(jì)的最重要的方面是在確立一個(gè)設(shè)計(jì)之前對(duì)其功耗的精確預(yù)測(cè)的需要。功率預(yù)測(cè)的難點(diǎn)植根于具有使功率呈現(xiàn)這一問(wèn)題的相同的復(fù)雜度。對(duì)一個(gè)很小的電路來(lái)說(shuō),它有可能去使用詳細(xì)的電路仿真去計(jì)算所有可能的操作狀態(tài)下的有效功率和泄漏功率。但是,在一個(gè)擁有數(shù)千萬(wàn)甚至上億的開(kāi)關(guān)元件的大型SOC上,仿真甚至一個(gè)單個(gè)的操作狀態(tài)都很困難,就更別說(shuō)去仿真芯片上所有元件的非常大數(shù)目的可能的操作狀態(tài)了。結(jié)果,研究員想出了許多的靜態(tài)分析方法,這些方法試圖不借助于仿真去計(jì)算近似的開(kāi)關(guān)功率。這些方法能將輸入開(kāi)關(guān)活動(dòng)的統(tǒng)計(jì)估計(jì)跟靜態(tài)的定時(shí)信息結(jié)合起來(lái),去將更好的限度置于被估計(jì)的開(kāi)關(guān)活動(dòng)上以提高精度。即便這樣,這些方法仍然非常不精確,它與硬件上的功率測(cè)量的相關(guān)性的偏差經(jīng)常高達(dá)30％。
---盡管存在這些難點(diǎn),在設(shè)計(jì)的最早的相位中將好的限度置于功率上以允許結(jié)構(gòu)的折中,做出正確的封裝選擇和了解系統(tǒng)致冷需求等都變得越來(lái)越重要。提高這些早期的功率預(yù)測(cè)的質(zhì)量是目前工業(yè)中需要認(rèn)真研究的領(lǐng)域。
---一旦SOC功率能夠被準(zhǔn)確地預(yù)測(cè),就有可能將大量技術(shù)、電路和結(jié)構(gòu)技術(shù)應(yīng)用于有效功率和泄漏功率的最優(yōu)化。一些這種最有效的技術(shù)包括時(shí)鐘門、電壓規(guī)模、多門限邏輯和電壓島的使用。
5．信號(hào)完整性
---在超深亞微米IC設(shè)計(jì)技術(shù)的研究中,除了要克服由于連線延遲引起的設(shè)計(jì)迭代之外,設(shè)計(jì)人員還要克服由于特征尺寸縮小后信號(hào)延遲變小、工作頻率提高帶來(lái)的所謂信號(hào)完整性的問(wèn)題。
---在芯片內(nèi)部工作頻率提高的同時(shí),由于集成度的大幅度上升,單個(gè)芯片中的連線長(zhǎng)度也隨之大幅度升高。單個(gè)芯片中的連線總長(zhǎng)將達(dá)十幾到幾十千米,其中不乏有些連線的長(zhǎng)度將達(dá)到十幾米到幾十米。根據(jù)物理學(xué)的基本定律,頻率與波長(zhǎng)成反比。當(dāng)芯片的內(nèi)部工作時(shí)鐘達(dá)到幾吉赫的時(shí)候,相應(yīng)的波長(zhǎng)只有若干米。再考率到電磁場(chǎng)的有關(guān)理論,可以知道當(dāng)連線長(zhǎng)度達(dá)到波長(zhǎng)的幾倍時(shí),連線將成為向外界發(fā)射電磁波的天線,同樣,這些連線也會(huì)成為接收電磁波的天線。考慮到IC芯片內(nèi)部連線密布,在很高的工作頻率下,信號(hào)的干擾將成為一個(gè)不容忽視的問(wèn)題,信號(hào)的完整性將成為設(shè)計(jì)者面對(duì)的另外一個(gè)嚴(yán)重的挑戰(zhàn)。所以傳統(tǒng)的基于布爾代數(shù)的數(shù)字IC設(shè)計(jì)理論必須要從簡(jiǎn)單的面向邏輯,轉(zhuǎn)向吸引其他相關(guān)領(lǐng)域的理論,形成新的理論體系。

總結(jié)
---片上系統(tǒng)設(shè)計(jì)除了上述一些技術(shù)挑戰(zhàn)之外,還存在其他一些重要的問(wèn)題,諸如I/O器件、混合信號(hào)設(shè)計(jì)、存儲(chǔ)器系統(tǒng)和CPU的選擇等。上述的這些挑戰(zhàn)是長(zhǎng)期存在而且難以克服的,影響著當(dāng)前和未來(lái)SOC的設(shè)計(jì)、制造能力和最終的全面提供能力。我們不能很肯定地說(shuō)現(xiàn)存的每一個(gè)問(wèn)題將在何時(shí)被怎樣解決,但是可以肯定的是推動(dòng)SOC發(fā)展的革新將會(huì)繼續(xù)探詢這些棘手的問(wèn)題的解決辦法。

參考文獻(xiàn)
1 Grant Martin & Henry Chang. Wining the SoC Revolution: Experiences in Real Design. Kluwer Academic Publishers.2003
2 Wayne Wolf. 現(xiàn)代VLSI電路設(shè)計(jì). 北京：科學(xué)出版社. 2002
3 高明倫,張溯等. SOC設(shè)計(jì)的過(guò)程模型的研究. 微電子學(xué)與計(jì)算機(jī). 2004年,第21卷,第2期