隨著模/數(shù)轉(zhuǎn)換器的數(shù)據(jù)轉(zhuǎn)換取樣率提高至每秒千兆個取樣 (GSPS) 以上的水平,數(shù)據(jù)轉(zhuǎn)換系統(tǒng)必須作出相應(yīng)的配合,才可支持這樣高的轉(zhuǎn)換率,而其他支持性的模擬元件也必須產(chǎn)生系統(tǒng)所需的高頻信號,然后將之放大。系統(tǒng)設(shè)計工程師除了要對模擬信號路徑有深入的了解之外,也要徹底認(rèn)識取樣時鐘以及系統(tǒng)如何以高位速率捕捉數(shù)字信號。本文 將會就有關(guān)上述兩個重要的問題提供多個不同的解決方案。以下所討論的資料有助深入了解采用高性能模/數(shù)轉(zhuǎn)換器的系統(tǒng)。

時鐘電路
時鐘電路是高速數(shù)據(jù)轉(zhuǎn)換系統(tǒng)最重要的子電路之一,因為時鐘信號能否準(zhǔn)確定時會直接影響模/數(shù)轉(zhuǎn)換器的動態(tài)性能。為了減低其影響,模/數(shù)轉(zhuǎn)換器時鐘電路的定時抖動或相位噪聲必須極低。若選擇時鐘電路時沒有將這個因素加以考量,那么即使所采用的前端模擬輸入電路或模/數(shù)轉(zhuǎn)換器性能非常卓越,系統(tǒng)性能也可能會不如想象中理想。完美的時鐘永遠(yuǎn)可以在精確的時間內(nèi)提供跳變沿。但實(shí)際上,時鐘沿會不斷出現(xiàn)在不同時間內(nèi),正因為時間的不確定性,取樣后波形的信噪比受到數(shù)據(jù)轉(zhuǎn)換過程的影響。

圖 1  時鐘信號頻譜分析示例

只要因為抖動產(chǎn)生的噪聲不超過量化噪聲（1/2 LSB ）, 最大的時鐘抖動能適應(yīng)任何抖動源,其數(shù)值可以用下式計算出來：
Tj(rms) = (VIN(P-P) / VINFSR) x (1/(2(N+1) x  x fin))
若輸入電壓 (VIN) 范圍能夠完全吻合模/數(shù)轉(zhuǎn)換器的滿幅值范圍,抖動便會成為影響模/數(shù)轉(zhuǎn)換器分辨度 (N 位) 及輸入頻率(fin) 的因素。
若輸入頻率不超過奈奎斯特率 (亦即若轉(zhuǎn)換率為 1GSPS,輸入頻率為 500MHz),總抖動要求的公算公式如下：
Tj(rms) = 1 x (1/(2(8+1) x  x 500 x 106))
Tj(rms) = 1.2ps
這個數(shù)值代表不同抖動源的抖動總和。來自模/數(shù)轉(zhuǎn)換器芯片本身的抖動稱為孔徑抖動。它與芯片的輸入取樣及保持電路定時上的不確定性有密切的關(guān)系。若要確定時鐘電路可承受的最高時鐘抖動,這個不確定因素必須一并加以考量。
時鐘電路抖動 = SQRT (Tj(rms)2 - (模/數(shù)轉(zhuǎn)換器孔徑抖動)2 )
以 ADC08D1000 芯片為例,數(shù)據(jù)表上列出的孔徑抖動為 0.4ps,這個數(shù)值將模/數(shù)轉(zhuǎn)換器時鐘對抖動的要求限制到約為 1.1ps。
但是,簡單的讓振蕩器的性能參數(shù)符合要求并不能保證整個系統(tǒng)能達(dá)到預(yù)期的效果。因為與基本頻率并存的其他頻率也發(fā)揮極為重要的作用,所以我們必須利用頻譜分析儀檢視時鐘信號,并確保基本頻率能量不會在頻譜范圍內(nèi)過寬。擴(kuò)散至較高頻率范圍內(nèi)的雜散信號不但可以在分析儀上清楚看到,而且還會直接影響抖動。圖 1 將非理想時鐘信號的頻譜與低噪音、低抖動時鐘信號的頻譜加以比較。
圖 2 顯示 ADC08D1000 芯片推薦采用的時鐘電路。這個電路包含Vari-L 壓控振蕩器和 LMX2312 鎖相環(huán)芯片。

圖 2  鎖相環(huán)及壓控振蕩器時鐘系統(tǒng)

鎖相環(huán)及壓控振蕩器可以確保 ADC08D1000 芯片在奈奎斯特輸入頻率的范圍內(nèi)能夠符合信噪比 (46dB) 的要求。圖 3 的 FFT 波動圖顯示模/數(shù)轉(zhuǎn)換器的動態(tài)性能,采用圖2電路產(chǎn)生1GSPS 的時鐘,對 489MHz 的輸入信號采樣。

數(shù)據(jù)捕捉
所謂高頻信號取樣 (即1 GSPS 或以上的取樣速度) 是指已轉(zhuǎn)換為數(shù)字形式的輸出數(shù)據(jù)必須以極高速度儲存起來或傳送。若要每秒進(jìn)行千兆次數(shù)據(jù)轉(zhuǎn)換,必須面對兩個大問題：首先是數(shù)字元件之間的信號完整性的問題,而另一個是每一時鐘周期的數(shù)據(jù)傳送率的問題。
為了盡量提高數(shù)字輸出的信號完整性,高速模/數(shù)轉(zhuǎn)換器便采用低電壓差分信號傳輸 (LVDS) 技術(shù)。
LVDS 信號傳輸技術(shù)的主要優(yōu)點(diǎn)是只需極低的功率便可支持極高的數(shù)據(jù)傳輸率。辦法是利用兩條電線將信號傳送到電路板的任何一角或電纜的另一端。每一導(dǎo)線的電壓以相反方向擺動,而且電壓擺幅極小 (典型值為 350mV)。若與單端信號傳輸方式如 CMOS 或 TTL 相比,LVDS 的電壓擺幅明顯較小。正因為差分電路本身有抗噪音干擾的能力,所以能夠使用低電壓擺幅。也因為有這個優(yōu)點(diǎn),所以上升時間可以縮短,令信號頻率可以進(jìn)一步提高。
傳送差分信號的電路板信號線路必須有 100 的阻抗,這是 LVDS 標(biāo)準(zhǔn)的規(guī)定。連接接收器的差分線路終端必須設(shè)有 100 的電阻,以便與線路阻抗保持一致。發(fā)送器電路則內(nèi)置一個 3.5mA 的電流源,在 100 電阻上產(chǎn)生350mV的信號電壓,供接收電路檢測。
數(shù)據(jù)的高速傳送只是問題的一半,解決這個問題之后,還有數(shù)據(jù)儲存的問題,亦即如何將數(shù)據(jù)儲存入存儲器,以便進(jìn)行后期處理。模/數(shù)轉(zhuǎn)換器可以通過兩條通道提供多路分配數(shù)據(jù)輸出,這個設(shè)計的好處是可以利用兩個 8 位數(shù)據(jù)總線,同時輸出兩個連續(xù)的取樣,而并非只利用一個 8 位總線,按照取樣率的速度傳送數(shù)據(jù)。若采用這個方法,數(shù)據(jù)傳輸率會減慢一半速度,但數(shù)據(jù)的位數(shù)則會增加。以 1GSPS 的取樣率為例,模/數(shù)轉(zhuǎn)換器能以 500MHz 的速率輸出已轉(zhuǎn)換的數(shù)據(jù)。即使速度如此低,大部分離散式或內(nèi)置的 FPGA 存儲器仍然很難保證滿足要求。因此,較為理想的方法是采用雙倍數(shù)據(jù)傳輸率 (DDR) 技術(shù),利用時鐘的上升及下降邊緣將數(shù)據(jù)傳送至輸出端。此外,若利用 DDR 技術(shù)傳送數(shù)據(jù),速度保持不變,而時鐘頻率則會減慢一半至 250MHz。這是較為容易控制的頻率,而且屬于 CMOS 存儲器電路的操作頻率范圍內(nèi)。有關(guān)數(shù)據(jù)必須先在 FPGA 的輸入端加上對中間數(shù)據(jù)鎖存,才可存入存儲器之內(nèi)。第一個鎖存必須利用同相位的數(shù)據(jù)時鐘定時,而第二個鎖存則必須利用 180 異相的信號或反向數(shù)據(jù)時鐘定時 (參看圖5)。

圖 3  取樣率為 1 GSPS 時的 489MHz 正弦波 FFT 波動圖

圖4  典型的 LVDS 電路圖

圖5  FPGA 數(shù)據(jù)捕捉結(jié)構(gòu)

為了簡化這個定時上的規(guī)定,FPGA 都設(shè)有數(shù)字時鐘管理電路�；�本上,這些時鐘管理電路都屬于鎖相環(huán)路 (PPL) 或延遲鎖定環(huán)路 (DLL),其優(yōu)點(diǎn)是可以容許由內(nèi)部產(chǎn)生時鐘信號,并確保所有時鐘信號的相位都按照輸入時鐘鎖定,其分接頭的相位延遲分別為 0、90、180 及 270。這種時鐘管理技術(shù)的優(yōu)點(diǎn)是可以提供準(zhǔn)確的 180 位移時鐘,使 DDR 定時電路可以順暢地執(zhí)行其正常功能,以便 FPGA 存儲器可以捕捉與下降邊緣同步的輸入信號,然后利用數(shù)據(jù)閂鎖將輸入數(shù)據(jù)妥善保存。鎖定后的輸入數(shù)據(jù)可以再傳送往先進(jìn)先出存儲器或數(shù)據(jù)塊 RAM,以便系統(tǒng)微控制器可以輕易以遠(yuǎn)比先前慢的速度檢索有關(guān)數(shù)據(jù),然后才作進(jìn)一步的處理。

結(jié)語
系統(tǒng)設(shè)計工程師若要設(shè)計一個完善的超高速數(shù)據(jù)轉(zhuǎn)換系統(tǒng),需要面對很多挑戰(zhàn)。這類轉(zhuǎn)換系統(tǒng)是真真正正的混合信號系統(tǒng),我們必須小心考量所有子電路的優(yōu)缺點(diǎn),才可確保模/數(shù)轉(zhuǎn)換器能夠充分發(fā)揮其強(qiáng)勁性能。工程師只要采用現(xiàn)成的元件,便能以極低的成本組建符合低抖動要求的定時系統(tǒng)。此外,目前市場上提供的 FPGA 芯片都可為必須全面符合 LVDS 規(guī)定而又需要加設(shè)時鐘管理電路的系統(tǒng)提供支持。■