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---半導(dǎo)體工業(yè)的推動(dòng)力之一就是生產(chǎn)工藝的不斷進(jìn)步,在摩爾定律的驅(qū)動(dòng)下,芯片內(nèi)兩條導(dǎo)線的間距越來(lái)越小。
直到130nm工藝時(shí),半導(dǎo)體行業(yè)一直都沉浸在制造工藝不斷進(jìn)步的繁榮當(dāng)中。但進(jìn)入90nm工藝以后,人們才發(fā)現(xiàn)問(wèn)題遠(yuǎn)沒(méi)有那么簡(jiǎn)單。低k材料和銅線工藝的采用解決了很多問(wèn)題,但新工藝所帶來(lái)的巨大挑戰(zhàn)和超乎人們想像的復(fù)雜程度,還是讓許多半導(dǎo)體公司遭受了挫折和損失。
Altera與全球最大的代工商臺(tái)積電保持了12年的密切合作,因?yàn)榕_(tái)積電在研發(fā)、生產(chǎn)和質(zhì)量控制上都居于領(lǐng)先地位,使得Altera在芯片質(zhì)量、產(chǎn)能和成本上能夠獲得相當(dāng)大的優(yōu)勢(shì)。從2001年5月起,兩家公司每3個(gè)月就要生產(chǎn)一些90nm工藝的測(cè)試芯片,解決設(shè)計(jì)和工藝上的問(wèn)題。
為降低Altera芯片的缺陷密度,臺(tái)積電啟動(dòng)了特別的加速流程,盡管工藝更復(fù)雜了,但每個(gè)季度可降低25%的缺陷密度,比以前每個(gè)季度降低13.5%的記錄差不多提高了一倍。降低缺陷密度的直接好處就是提高了良品率,降低了成本。對(duì)大尺寸、高密度的Stratix II來(lái)說(shuō),十幾個(gè)缺陷就會(huì)讓一個(gè)芯片報(bào)廢。Altera巧妙地采用了冗余技術(shù),在FPGA芯片的一側(cè)設(shè)計(jì)了4個(gè)冗余列。當(dāng)芯片有少許缺陷時(shí),可以在生產(chǎn)測(cè)試時(shí),用軟件將缺陷列映射到冗余列,從而避免芯片因少數(shù)缺陷就被扔掉。
Altera公司的工藝部副總裁Francois Gregoire透露,臺(tái)積電用兩條同樣設(shè)備的300mm生產(chǎn)線為Altera生產(chǎn)芯片,可以保證產(chǎn)品的一致性�，F(xiàn)在的Stratix II采用的是第7代全銅工藝,Cyclone II則是第8代全銅工藝,兩種芯片都有9個(gè)銅層,所提供的豐富布線資源足以應(yīng)付最復(fù)雜的設(shè)計(jì)。為減小關(guān)斷電流、降低待機(jī)功耗,Altera在設(shè)計(jì)中采用了雙預(yù)置電壓和雙溝道長(zhǎng)度的設(shè)計(jì)。在需要高性能的部分,采用低電壓和短溝道;在不需要高性能的部分,采用高電壓和長(zhǎng)溝道,從而降低這部分電路的待機(jī)功耗。
對(duì)于一些用量很大的FPGA設(shè)計(jì),Altera還可以幫助客戶將FPGA的設(shè)計(jì)轉(zhuǎn)換到結(jié)構(gòu)化ASIC,省掉FPGA中的許多冗余電路,大幅度降低芯片的生產(chǎn)成本。盡管在上一代產(chǎn)品上有所落后,但Altera在90nm工藝的產(chǎn)品上已經(jīng)開(kāi)始領(lǐng)先,訂單源源不斷接踵而來(lái)。
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