32位高性能嵌入式CPU中Load Aligner 模塊的設計與實現(xiàn)
The Design of Load Aligner for a 32 bits CPU

設計目標
---本設計中,Load Aligner模塊要實現(xiàn)的指令有LB、LBU、LH、LHU、LW、LWL、LWR。CPU通過這些指令把從數據存儲器中取出來的數據重新排序,然后放進寄存器堆RF中,進入CPU的數據通道。表1是對這些指令的介紹。
---如果把從DCACHE中取出的一個32位的字表示成4字節(jié)：A、B、C、D,如表2所示。
---那么經過上述指令操作后,這個字被重新排列的結果(即Load Aligner模塊的輸出,也用4字節(jié)來表示)見表3。
---表3中,s表示符號擴展,*表示這個字節(jié)上的寄存器中的數保持不變。不過在Load Aligner模塊,先將這些字節(jié)置0,在寄存器堆模塊再控制這些字節(jié)是否直接寫進寄存器。
---以上是Load Aligner模塊要實現(xiàn)的指令目標,另外由于此模塊是CPU關鍵路徑的一部分,因此數據通道部分最長時延不能超過0.7ns。
邏輯設計
---分析比較經過上述指令后Load Aligner模塊的輸入輸出變化可以看出：輸入字的每一字節(jié)經過Load Aligner模塊后可以在輸出字的任意字節(jié)位置上。換言之,輸出字的每一字節(jié)都可以有A、B、C、D四種情況。所以需要一個8位的控制信號Bit<7:0>來控制四個四選一的數據選擇器,稱為字節(jié)組合模塊,來獲得所需要的字節(jié)組合。不過,經過這個字節(jié)組合模塊選出來的4字節(jié)并不全是所需要的,還需要去掉冗余的字節(jié)或者進行符號擴展。因此需要有能夠產生符號擴展或者0擴展的模塊稱為符號產生模塊,然后把它的輸出和一個4位的控制信號Mask<3:0>一起控制一組二選一數據選擇器,稱為輸出模塊,來獲得最后的排序結果。邏輯實現(xiàn)流程圖見圖1。
---以上是Load Aligner模塊數據通道部分的設計。它還需要有控制模塊來產生上述控制信號,此外由于任何一個控制信號都要驅動數據通道子模塊中的32個cell,所以還要有一個驅動模塊來使控制信號有足夠的驅動能力。由以上分析,整個Load Aligner模塊的框圖如圖2所示。其中,控制模塊采用自動布局布線生成,而驅動模塊和數據通道模塊均采用全定制設計。

功能驗證
---對此模塊的RTL代碼和所設計的電路分別進行了功能驗證。設從DCACHE取出的32位數據用十六進制表示為AABBCCDD,對表3中的所有指令進行測試。圖3所示的波形圖就是依次測試指令LW、LH00、LHU00、LH10、LHU10、LB00、LBU00、LB01、LBU01、LB10等的結果。可以看出,結果與表3完全吻合。說明所設計的電路滿足設計目標,可以實現(xiàn)所要求的所有指令。

電路仿真
---根據圖1可以看出,從符號選擇信號Sandz<4:0>到輸出的路徑為最長路徑,我們選取這條路徑進行仿真,并考慮在0.18μm時線電阻電容對時延的影響,用Hspice確定了所需器件的尺寸。仿真結果如圖4所示。上升時時延為0.52ns,下降時時延為0.47ns,均滿足小于0.7ns 的要求。
結論

                
---在CPU中,Load Aligner模塊是DCACHE和數據通道之間的接口。從DCACHE中取出的數據只有通過Load Aligner模塊重新排序,才能進入CPU的數據通道。在設計中應用了自上而下的設計方法,所設計的電路實現(xiàn)了所有的指令,在時延上也達到了設計目標。

參考文獻
1 李學干.計算機系統(tǒng)結構.西安電子科技出版社.2000
2 CMOS Circuit Design, Layout, and Simulation. R. Jacob Baker and Harry W. Li and David E. Boyce. The Institute of Electrical and Electronics Engineers, Inc. New York. 1998
3 Digital Logic Circuit Analysis & Design, by N. P. Nelson.1997