| 設(shè)計師面臨著處理器功耗增長帶來的挑戰(zhàn),他們要在更小的面積中提供更強的電源,同時要滿足更嚴格的負載線路電壓容限。通過把開關(guān)頻率從通常的300kHz增加到超過1MHz即可實現(xiàn)這一目的。傳統(tǒng)的分立產(chǎn)品不能在這些頻率上應(yīng)用。本文講述一種創(chuàng)新的集成模塊Powertrain概念,它利用革命性封裝中的封裝技術(shù),把無引線多芯片模塊集成在一起。
隨著數(shù)據(jù)通信和電信系統(tǒng)中負載系統(tǒng)點的出現(xiàn),集成模塊為最終用戶提供了一種靈活的“總體解決方案”。公司削減非核心能力領(lǐng)域內(nèi)費用,大大減少了許多OEM客戶的電源設(shè)計資源。POL使用非常方便,投放市場迅速。
處理器電源趨勢
按照摩爾定律,當(dāng)集成電路越來越密集,對電源的需求日益增長,處理器工作所需的di/dt必然增加。與此同時,直流電流的要求在2003年已達到100安培。
電路板和元件選擇對于減少電壓峰值變得越來越重要。V=Ldi/dt,盡管需要降低元件和電路板的寄生電感。
另一個主要的趨勢是由于處理器使用了更小尺寸的印刷術(shù)而使Vcc設(shè)置點降低�，F(xiàn)在電源需要為不斷降低的負載線路容限提供1V以下的輸出。
為了滿足那些負載線路,設(shè)計師能夠做到：
● 增加相位的數(shù)量,以降低每個相位的紋波數(shù)量。缺點是增加了系統(tǒng)的總成本。
● 提高開關(guān)頻率,缺點是系統(tǒng)效率較低。
| 圖３ 多相位微處理器或ＡＳＬＣ電源管理架構(gòu) | 
集成Powertrain
電源設(shè)計師采用的方法之一是把電源MOSFET和驅(qū)動器集成在一個封裝內(nèi)。
集成的優(yōu)點首先是元件靠近和優(yōu)化的線路連接方案減少了雜散電感。它允許在更高的工作頻率下工作,同時將功率損失的影響降至最低。它降低了開關(guān)節(jié)點處電壓振蕩的幅度,使輸出電壓更加穩(wěn)定。
通過在一個封裝內(nèi)集成主要的元件,可以選擇驅(qū)動器和MOSFET對優(yōu)化元件進行匹配,并選擇具有更低非重疊時間的驅(qū)動器。
相對于標(biāo)準分立的方法,其性能有相當(dāng)大的提高,因此用戶可將他們的系統(tǒng)總功耗降低10%�，F(xiàn)在,在高達15安培的電流下,元件級的轉(zhuǎn)換效率最高可以達到96%。 PinPAK多芯片模塊
安森美半導(dǎo)體剛剛推出了一種多芯片封裝,可以提供負載點所需的高性能,同時解決了多芯片封裝的幾個內(nèi)在問題。其中主要問題之一是提供已知的良好電路小片。 | 圖４ 效率和輸出電壓的關(guān)系 | 圖５ PinPAK多芯片模塊 |
應(yīng)用的概念是封裝中的封裝,即在安裝到兩個MOSFET電路小片之間的主封裝中之前,將模擬元件預(yù)先封裝在一個3×3mmQFN封裝中。
這允許在集成之前,對模擬和MOSFET元件進行全面的測試。然后,最終的產(chǎn)品將根據(jù)應(yīng)用規(guī)范測試。因為參數(shù)已經(jīng)進行了全面測試,所以設(shè)計師可以確信元件能夠達到他們效率測試的要求。這降低了元件不匹配和電路板布局問題帶來的風(fēng)險。
這種封裝另外一個優(yōu)點是通過使用封裝引腳框擁有額外布線層的靈活性。設(shè)計師可以使用市場上任何一個QFN封裝內(nèi)的驅(qū)動器而不需要重新設(shè)計驅(qū)動器電路小片,布線將在引腳框級完成。
除了節(jié)約開發(fā)成本（掩膜、硅、工程資源成本）以外,這將使開發(fā)驅(qū)動器的時間減少9到18個月。 1－3MHz中的下一步
處理器技術(shù)的發(fā)展趨勢需要更高頻率的DC/DC轉(zhuǎn)換器。技術(shù)的影響是非常重要的。每毫亨寄生電感都很重要,而且MOSFET的開關(guān)損失將成為總功耗的主要來源。
今天,大多數(shù)主處理器電源（Vcore）的降壓轉(zhuǎn)換器都在250??500kHz之間的開關(guān)頻率上工作。
大多數(shù)時間中（90%）,控制MOSFET處于導(dǎo)通狀態(tài),主要的功率損失來自導(dǎo)通損失�，F(xiàn)有的MOSFET最主要的參數(shù)是元件的Rdson。
對于控制FET,盡管開關(guān)損失是功率損失的主要原因,元件在10%的時間內(nèi)是導(dǎo)通的。MOSFET需要很低的柵極電荷和快速的開關(guān)性能。 |
