Studies of The Application and Development of 8051 IP CORE
摘要：隨著片上可編程系統(tǒng)SOPC技術(shù)的日趨成熟，利用IP核重用技術(shù)設(shè)計可定制的微處理系統(tǒng)使得嵌入式系統(tǒng)設(shè)計變得簡單靈活，本文介紹了8051 IP核的設(shè)計過程，提出了以8051 IP核為基礎(chǔ)的MCU片上系統(tǒng)解決方案，通過對步進(jìn)電機(jī)的細(xì)分控制，驗證了IP核重用技術(shù)的靈活性。
關(guān)鍵詞：8051 IP核，F(xiàn)PGA，步進(jìn)電機(jī)， 細(xì)分
【Abstract】Along with the maturing of the technology of system on programmable chip, it becomes more simple and flexible to design Embedded Systems by using hand tailored micro processing system which is designed by IP re-use technology. This paper presents a solution of MCU on-chip system based on 8051 IP core, validates flexibility of IP re-use technology by use of controlling stepper motor subdivision.
【Key words】8051 IP core ，F(xiàn)PGA，stepper-motor，subdivision
引言
隨著微電子工藝技術(shù)和IC設(shè)計技術(shù)的不斷提高，片上系統(tǒng)(SOC)的規(guī)模越來越大，開發(fā)具有自主知識產(chǎn)權(quán)的IP核(Intellectual Property)具有廣泛的應(yīng)用前景。采用IP核的集成復(fù)用技術(shù)來設(shè)計片上系統(tǒng)，能大幅度減輕設(shè)計人員的負(fù)擔(dān)，優(yōu)化系統(tǒng)設(shè)計，尤其在系統(tǒng)開發(fā)的前期，利用IP核可以對系統(tǒng)進(jìn)行整體的功能測試，將模塊進(jìn)行裁減組合以優(yōu)化選擇最終的設(shè)計方案。Xilinx的MicroBlaze和Altera的NiosII等CPU核已經(jīng)為人熟知，而Intel公司的MCS51系列單片機(jī)是至今為止應(yīng)用最普及，最廣泛，而且很成熟的微處理器，因此建立8051 的可綜合IP 核對于各種嵌入式系統(tǒng)和片上系統(tǒng)的應(yīng)用具有重要意義。
步進(jìn)電機(jī)是靠給步進(jìn)電機(jī)的各相勵磁繞組輪流通以電流，實現(xiàn)步進(jìn)電機(jī)內(nèi)部磁場合成方向的變化來轉(zhuǎn)動的電脈沖-角位移轉(zhuǎn)換元件。傳統(tǒng)的步進(jìn)電機(jī)控制通常使用51硬件芯片控制，受硬件限制較多，且系統(tǒng)缺乏靈活性，無法靈活定制。本設(shè)計結(jié)合應(yīng)用，定制了8051 IP核作為主控制模塊，接入設(shè)計的外圍硬件電路， 實現(xiàn)了對步進(jìn)電機(jī)的細(xì)分控制。
1．8051 IP核設(shè)計
1.1 8051 IP CORE的結(jié)構(gòu)
本設(shè)計采用的8051 IP核是在Oregano Systems公司提供的免費8051 IP核的基礎(chǔ)上定制。代碼用VHDL硬件描述語言編寫。結(jié)合本設(shè)計對步進(jìn)電機(jī)的應(yīng)用，定制其主要模塊:控制單元、算術(shù)/邏輯運算單元、輸入輸出口、16 位的定時/計數(shù)器、中斷控器、特殊功能寄存器、4 KB的程序ROM、128B的數(shù)據(jù)RAM 等，而串口,EA,PSEN等口線的設(shè)計被裁減掉了,其內(nèi)部結(jié)構(gòu)框圖如圖1 所示。
其組成部分及各部分的功能如下：
（1）運算部件模塊。主控制器模塊控制數(shù)據(jù)從寄存器和輸入端口到ALU,在運算部件中實現(xiàn)數(shù)據(jù)的算術(shù)/邏輯運算。
（2）定時/計數(shù)器模塊。包含2個定時/計數(shù)器,有4種工作模式,與工業(yè)標(biāo)準(zhǔn)的8051兼容,但定時時鐘頻率在內(nèi)部為clk/16(標(biāo)準(zhǔn)8051是clk/12) 。
（3）中斷控制器模塊。提供了4個中斷源:2個外部中斷請求INT0和INT1 ,2個定時/計數(shù)器T0和T1的溢出中斷請求。
（4）DRAM 數(shù)據(jù)存儲器單元(Data RAM) 。即128 B通用寄存器的RAM 實現(xiàn),該單元在8051 IP核中用寄存器組來描述實現(xiàn)。
（5）PROM 程序存儲器單元( Program ROM) 。片內(nèi)程序存儲器容量為4 KB 可擴(kuò)充至64 KB ,視需要和所選FPGA 芯片而定。
（6）主控制器模塊。它是整個8051 核的控制核心,其中還包括程序計數(shù)器PC、堆棧、指令譯碼器及微指令寄存器等。
1.2 8051 IP CORE設(shè)計流程
IP核使用VHDL硬件描述語言編寫，將整個系統(tǒng)按模塊進(jìn)行劃分，可以進(jìn)行獨立的仿真綜合驗證，其設(shè)計流程圖如圖2所示：
（1）首先，根據(jù)系統(tǒng)需要定制IP核基本模塊，使用Synplify Pro綜合器對此IP核進(jìn)行綜合，F(xiàn)PGA芯片選擇Altera公司Cyclone系列的EP1C6Q240C8，編譯綜合成功生成可調(diào)用的MC8051_top.Vqm文件，用于在Quartus II環(huán)境中生成原理圖文件進(jìn)行調(diào)用。
（2）在Quartus II開發(fā)環(huán)境下，建立此IP核的應(yīng)用工程，工程名為MC8051_MOTO，在此工程中利用定制我們需要的符合我們所用FPGA芯片的ROM，RAM和擴(kuò)展RAM，大小分別為4K，128B，和2K。利用QuartusII提供的MegaWizard Plug-In Manager工具定制ROM等存儲模塊，ROM中的內(nèi)部結(jié)構(gòu)是由我們編寫的軟件程序來決定的，將Keil C51編譯軟件程序，并生成ROM中的內(nèi)部程序，這種程序是ASCII碼或者十六進(jìn)制形式的文件（.Hex或者.mif）寫入的。在工程中建立頂層文件，將生成的8051IP核模塊調(diào)用，經(jīng)Quartus II 綜合編譯后，觀看時序分析報告，其最高運行頻率為18.05MHz（每次編譯都可能不同，I/O 分配不同結(jié)果可能不同），因此系統(tǒng)時鐘不能超過時序報告的時鐘最高頻率（即fmax）。在24M的時鐘頻率下，定制鎖相環(huán)，使輸出頻率為18M。
1.3 8051 IP核與傳統(tǒng)8051芯片的性能比較
（1）時鐘信號輸入方式不同，傳統(tǒng)8051芯片需外界晶體震蕩器，這里直接利用單路的時鐘信號即可。
（2）傳統(tǒng)芯片中ALE，EA，PSEN等口線在IP核設(shè)計中裁減掉了，因為IP核中的I/O口都沒有復(fù)用，完全使用獨立的輸入輸出方式�？偣灿�64根I/O線，其中P0口可以通過開漏三極管輸出變成雙向口，P1，P2，P3可以通過上拉電阻實現(xiàn)準(zhǔn)雙向口，但不具備傳統(tǒng)的特殊功能引腳。
（3）傳統(tǒng)8051芯片的定時時鐘頻率為CLK/12，而8051IP核的定時時鐘頻率為CLK/16，且定時器可擴(kuò)展，最多可以擴(kuò)展到128個。
（4）8051 IP核設(shè)計了獨立的串口讀寫控制傳輸引腳，可以通過此獨立串口與外界通信。
（5）8051 IP核ROM和RAM的設(shè)計，利用Maxplus II或QuartusII提供的MegaWizard plugin Manager工具，該工具所提供的RAM和ROM例化設(shè)計文件，實現(xiàn)了128B內(nèi)部RAM和4KB內(nèi)部ROM模塊,其中ROM模塊是一個空結(jié)構(gòu)實體,在有內(nèi)部程序時換成相應(yīng)的結(jié)構(gòu)，內(nèi)部程序必須以ASCII碼形式或十六進(jìn)制形式的文件(.mif文件)寫入。
（6）8051IP核的目標(biāo)代碼與工業(yè)標(biāo)準(zhǔn)的8051微處理器兼容,但其多數(shù)指令周期只有4個時鐘周期,比標(biāo)準(zhǔn)8051指令要快。
