THE DESIGN OF ULTRSONIC PHASED ARRAY TESTSING SYSTEM
摘要：本文設計了一種基于DSP+FPGA的超聲波相控陣檢測系統(tǒng)，較為詳細的介紹了該硬件系統(tǒng)的設計和軟件編程方法，主要介紹了系統(tǒng)主控硬件的結構以及軟件控制系統(tǒng)的數(shù)據流向。
關鍵字：相控陣 超聲檢測 數(shù)據流
Abstract： This paper designed phased arrays system, which is based on DSP and FPGA. It introduced the methods of hardware design and software programming in detail. The structure of system mastery hardware and data stream of software-controlled system were mostly illustrated in this article.
Keyword：phased arrays ultrasonic testing data stream
0.引言
相控陣超聲波檢測系統(tǒng)利用計算機技術和電子線路原理，采用可編程芯片和數(shù)字信號處理器，通過軟件設定，改變探傷波波束的偏轉和聚焦深度，獲取探傷檢測信息，并通過標準的圖形界面實時的顯示缺陷的三維位置和探傷接收波形。
1．主控系統(tǒng)硬件
主控系統(tǒng)硬件如圖1所示，其包括：(1)發(fā)射板接受板共計9塊，其中一塊專用于發(fā)射接收橫向裂縫信號，其硬件結構與其他8塊板相同。每塊發(fā)射接受板的發(fā)射部分具有16路發(fā)射單元（包括發(fā)射脈沖整形電路、MOS驅動電路），按設計規(guī)定次序連接16個晶體，每塊板的發(fā)射部分由該板上的CPLD按軟件規(guī)定的時序發(fā)出16路不同延時的脈沖，經4選1選通開關選通后，激發(fā)相應的發(fā)射回路。每塊發(fā)射接受板的接受部分同樣對應16路晶體，經4選1開關選通后轉為4路接受單元。信號進入各接受單元后，首先經過可控增益的低噪聲放大器，然后再作A/D轉換，由于A/D轉換的起始脈沖時間不同（由各路的CPLD發(fā)出）相應地即作了接收延時，其延時量由主控計算機在測試前，通過總線已給予各級FPGA設置。在A/D轉換數(shù)據達到測試所需的字節(jié)后，在各級FPGA的統(tǒng)一時鐘下同時將接受到的數(shù)據進行D/A轉換，并將模擬信號送出板外進行模擬加。(2)綜合板一塊，具有32路的總模擬加電路、激勵電源電壓控制信號產生器電路、4段BPF濾波選擇電路、統(tǒng)一時鐘信號產生電路，電機行走控制給定脈沖電路。(3)總A/D轉換板卡一塊，其要求為：100MH，8位數(shù)據精度，可由外同步脈沖觸發(fā)同步�？捎煽刂贫丝刂艫/D轉換，并往RAM內按順序寫入數(shù)據，如無此信號則停止讀寫。可由清零控制端輸入2-10微秒的脈沖，脈沖過后，寫入數(shù)據的指針回零地址開始寫入。并要求有讀出數(shù)據子程序，可從輸入數(shù)據首地址讀完全部轉換的數(shù)據止。發(fā)射板和接受板的數(shù)據總線和地址總線符合工業(yè)計算機ISA總線標準和PCI總線標準。發(fā)射和接受可調延遲精度為2ns，發(fā)射和接受大部采用數(shù)字延遲電路，數(shù)字延遲電路以10ns以上由軟件程序控制，2ns-10ns由數(shù)字延遲電路（接受部分為模擬延遲電路）通過選通控制，時間控制長度為32000ns。信號放大帶寬2-6MHz，4-8MHz，6-10MHz，和直通帶四種可程序設置。脈沖輸出：50V—200V；脈沖寬度：20ns—500ns放大器動態(tài)范圍：60dB可調/通道；
總增益：80dB。
總增益：80dB。
