Research and Design Based on DSP System of SOPC
摘 要：主要研究基于SOPC的DSP系統(tǒng)的設(shè)計與實現(xiàn)。根據(jù)待實現(xiàn)的DSP算法的特征，利用QUARTUS中提供的豐富的功能模塊和VHDL語言進行設(shè)計。經(jīng)過仿真和開發(fā)板上驗證，證明了采用FPGA技術(shù)的數(shù)字信號處理器的速度要遠遠快于一般的通用DSP，為高速數(shù)據(jù)處理與通信技術(shù)的應(yīng)用提供了另外一種解決方案。
關(guān)鍵詞：FPGA；NIOS；流水線；蝶形運算
Abstract: This article main research Design and Realization Based on DSP System of SOPC. According to the characteristic of DSP algorithm to be realized , utilize abundant function module and VHDL language offered in QUARTUS to design. After the simulation confirmation, this system has achieved the design goal. Prove that adopts FPGA technology, can shorten design cycle greatly , can also obtain high performance , meet the cost requirement, enjoy to designing the flexibility optimized newly effectively fast.
Key words: FPGA；NIOS；Pipelining；Papilionaceous operation
0 引言
在過去很長一段時間，DSP處理器幾乎是DSP應(yīng)用系統(tǒng)核心器件的唯一選擇。盡管DSP處理器具有通過軟件設(shè)計能適用于不同功能實現(xiàn)的靈活性，但面對當今迅速變化的DSP應(yīng)用市場，特別是面對現(xiàn)代通信技術(shù)的發(fā)展和各種新功能的要求，已經(jīng)開始顯得力不從心了。例如其硬件結(jié)構(gòu)的不可變性導致了其總線的不可改變性，而固定的數(shù)據(jù)總線寬度，已成為DSP處理器一個難以突破的瓶頸。DSP處理器的這種固定的硬件結(jié)構(gòu)特別不適合于當前許多要求能進行結(jié)構(gòu)特性隨時變更的應(yīng)用場合，即所謂面向?qū)ο笮偷腄SP系統(tǒng)，或者說是用戶可定制型，或可重配置型的DSP應(yīng)用系統(tǒng)，如軟件無線電、醫(yī)用設(shè)備、導航、工業(yè)控制等方面。至于在滿足速度要求方面，盡管新一代的DSP也增加了部分并行執(zhí)行結(jié)構(gòu)，但基本構(gòu)架仍屬順序執(zhí)行的CPU構(gòu)架，對許多要求高速處理的對象，顯得不堪重負。增強DSP處理能力的傳統(tǒng)方法是采用多個處理器。選擇此類方案的缺點是成本昂貴，需要眾多附加部件，并且功耗很大。面向DSP的各類專用ASIC芯片雖然可以解決并行性和速度的問題，但是高昂的開發(fā)設(shè)計費用、耗時的設(shè)計周期，及不靈活的純硬件結(jié)構(gòu)，使得DSP的ASIC解決方案日益失去其實用性。
1 FPGA的結(jié)構(gòu)特點
現(xiàn)代大容量、高速度的FPGA以及相應(yīng)的SOPC技術(shù)的出現(xiàn)，克服了上述方案的諸多不足。在這些FPGA中，一般都內(nèi)嵌有可配置的高速RAM、PLL、LVDS、LVTTL以及硬件乘法器等DSP模塊。用FPGA來實現(xiàn)數(shù)字信號處理可以很好地解決并行性和順序性的矛盾，直至速度問題，而且其靈活的可配置特性，使得FPGA構(gòu)成的DSP系統(tǒng)非常易于修改，易于測試及硬件升級。
FPGA與傳統(tǒng)邏輯電路和門陣列具有不同的結(jié)構(gòu)，F(xiàn)PGA利用小型查找表（16×1 RAM)來實現(xiàn)組合邏輯。每個查找表連接到一個D觸發(fā)器的輸入器，觸發(fā)器再來驅(qū)動其它邏輯，或驅(qū)動I/O。這些模塊間利用金屬連線互相連接或連接到I/O模塊。FPGA的邏輯是通過向內(nèi)部靜態(tài)存儲器單元加載配置數(shù)據(jù)來實現(xiàn)的。存儲在存儲器單元中的值決定了邏輯單元的邏輯功能以及模塊間或與I/O間的連接，并最終決定了FPGA實現(xiàn)的功能。FPGA的這種結(jié)構(gòu)允許無限次的重新編程[1]。
2 FPGA設(shè)計方案優(yōu)點
與傳統(tǒng)數(shù)據(jù)處理方法不同，DSP采用了高度流水線化的并行操作。而FPGA結(jié)構(gòu)則可以做得更好，達到更高的性能。FPGA具有成千上萬的查找表和觸發(fā)器，因此FPGA平臺可以更低的成本達到比通用DSP更快的速度。例如，目前的兩百萬門FPGA可達到每秒1280億MAC的性能，比目前最快的DSP性能還要高一個量級。
對多DSP處理器解決方案，需要較大的功率才能驅(qū)動連接多個處理器的板級連接(具有較大的容抗）。與此相對比，F(xiàn)PGA可創(chuàng)建具有定制數(shù)據(jù)通道的處理器，數(shù)據(jù)以最小的負載從一個并行操作傳送到下一個操作，并且沒有取指令的額外開銷[2]。這種結(jié)構(gòu)使得在較低的時鐘頻率下可達到較高的性能。而功耗直接正比于電路的頻率，因此運行于較低時鐘頻率下并行處理的FPGA方案可大大減小功耗。
3 系統(tǒng)總體設(shè)計
該系統(tǒng)從結(jié)構(gòu)上分為A/D采樣單元、FFT運算處理單元、控制單元。系統(tǒng)使用FPGA內(nèi)部實現(xiàn)的處理器Nios作為系統(tǒng)的嵌入式處理器，來控制14位高速A/D采樣芯片、FFT運算。A/D采樣單元對外部的模擬信號每周波采樣128點，精確變換成12位的數(shù)字量； FFT運算處理單元負責處理FIFO單元輸出的數(shù)字量，進行128點FFT變換運算；控制單元負責系統(tǒng)各個單元的控制，如控制A/D采樣單元的采樣頻率和采樣的啟動及停止、PLL電路的輸出頻率計算、FFT運算處理單元的控制和數(shù)據(jù)傳輸?shù)取?br>從該系統(tǒng)結(jié)構(gòu)可見，其FFT運算處理單元承擔FFT運算的巨大運算任務(wù)，可以在 內(nèi)完成128點的標準單精度浮點數(shù)FFT運算，從而大大減輕了控制單元的工作量。該系統(tǒng)提供了RS232接口，可以直接與計算機通信。用戶可以通過上位機對該次分析進行控制或進行數(shù)據(jù)傳輸，也可直接在計算機上進行控制數(shù)據(jù)查閱。
