3 功能仿真及驗證

該ATM流量控制器可采用硬件描述語言Verilog HDL進(jìn)行描述。圖3所示是在ModelSim軟件環(huán)境中進(jìn)行功能仿真的相應(yīng)仿真結(jié)果。

在圖3所示的PHY0調(diào)度功能仿真結(jié)果中，CLK是工作時鐘，reset是復(fù)位信號，S_Req是調(diào)度請求信號(S_Req有效時進(jìn)行調(diào)度)，clr_S是調(diào)度請求清除信號，PHY是選中的物理設(shè)備的地址(即要進(jìn)行調(diào)度的物理設(shè)備地址)，chn是調(diào)度到的ATM的連接號。APCLC是當(dāng)前調(diào)度到的連接所連接的下一個連接號，PCR是峰值信元速率對應(yīng)的時隙調(diào)度速率，CPS是每個時隙發(fā)送的信元數(shù)，CPS_CNT是信元計數(shù)，ATY是ATM通信類型指示(00表示PCR通信類型)。本設(shè)計中的CBR和UBR都是PCR通信類型，所以ATT均為00。從仿真結(jié)果可以看出，調(diào)度到的連接號依次為0、0、2、1、3、0、1、2、4、5、2、1、3、6、1、2…，可見，與上面調(diào)度算法的分析結(jié)果一致。

4 結(jié)束語

本文主要研究了在FPGA上利用VerilogHDL實現(xiàn)ATM流量控制的方法，提出了一種較為實用的算法機(jī)制，并在此基礎(chǔ)上給出了對應(yīng)的IP核設(shè)計。通過對其進(jìn)行的功能仿真結(jié)果表明，該算法運行良好且高效，可以滿足實際系統(tǒng)的需要。

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