顯微圖像處理是數字圖像處理的一個重要研究領域，隨著其技術的不斷發(fā)展，已經在材料、生物、醫(yī)學等領域得到了廣泛應用[1][2]。目前的顯微圖像處理通常利用圖像采集系統將顯微圖像采集到計算機中再進行圖像處理，這樣，雖然運算速度高，但體積龐大、不便于攜帶，有一定的局限性。因此，采用數字圖像處理技術和DSP技術實現顆粒顯微圖像的高效、快速、全面的統計與測量，具有重要的實用價值和廣闊的應用前景。
本文提出并設計了一種基于DSP和FPGA的嵌入式顯微圖像采集處理系統，如圖1所示。其中，圖像采集與處理裝置是整個系統的關鍵部件，它以DSP和FPGA為核心，DSP作為中央處理器負責圖像濾波、閾值分割及目標的數目、直徑及面積等統計處理，通過FPGA完成各種接口邏輯和時序匹配，并配以大容量存儲器用于圖像的存儲。DSP芯片體積小，運算速度快，使用靈活方便；FPGA具有在系統可編程和控制邏輯實現靈活的特點。因此，既能夠滿足處理的快速性，又能滿足小型化便于攜帶的要求。
1 系統硬件平臺設計
基于視頻圖像處理的顯微圖像處理系統的性能，在很大程度上依賴于其硬件處理單元的結構和性能。本系統所采用的硬件結構主要由5大模塊組成：DSP核心處理單元、視頻圖像采集與存儲模塊、字符與圖形迭加單元、通訊與用戶交互接口模塊、電源模塊。系統電路框圖如圖2所示。
圖2 嵌入式顯微圖像處理系統硬件結構框圖
系統的工作過程為：系統上電后，DSP執(zhí)行BOOTLOAD程序，將用戶程序代碼從外部Flash load到內部程序存儲器，并執(zhí)行A/D、字符迭加等初始化操作。視頻采集與轉換模塊將CCD攝像機輸出的模擬視頻信號轉換為數字圖像數據并存儲在RAM中，在一場圖像采集完畢后，由場同步信號通過FPGA以中斷方式通知DSP，DSP從RAM中讀取圖像，并負責完成圖像濾波、分割、測量等各種處理算法，將測量結果通過字符圖形迭加單元顯示在監(jiān)視器屏幕上，也可以根據需要由通訊接口模塊傳送給主機。各種接口邏輯與時序控制通過在FPGA器件內部編程實現。
模擬視頻信號分為兩路：一路經A/D轉換為數字圖像信號，另一路則與視頻疊加芯片MAX442和字符疊加芯片μD6453進行圖形和字符的疊加顯示。這里采用Philips公司的SAA7111A作為視頻A/D解碼芯片，它將CCD攝像機輸出的模擬視頻信號轉換為數字圖像數據，并在FPGA的控制下存儲在RAM中，同時產生行同步信號HS、場同步信號VS、奇偶場標志信號RTS0以及像素時鐘信號LLC2。MAX442是一個雙通道視頻信號放大器，增益帶寬高達140MHz。μPD6453為NEC公司生產的用于視頻設備中的字符發(fā)生芯片。待顯示的字符和圖形與CCD攝像機輸出的原始圖像一起疊加顯示在監(jiān)視器屏幕上。
在圖像采集過程中，視頻解碼芯片SAA7111A按像素逐點輸出4:2:2的YUV格式的數字圖像數據。該格式中，每幀圖像的分辨率為720×576，即每行有720個像素點，每幀576行，由于一幀圖像是由奇、偶兩場圖像組成的，因此每場圖像有288行。為了處理方便，每場采集的圖像大小為512×256，即每行采集512個像素，每場（奇場或偶場）采集256行，通過在FPGA中編程實現像素延時和行延時，選擇每行中間的512個像素和每場中間的256行。
2 軟件設計
傳統的DSP程序多采用單線程順序結構實現，其實時性較差，資源利用率低，在高速、實時的圖像處理領域中難以滿足實際要求。CCS（Code Composer Studio）是一個完整的DSP集成開發(fā)環(huán)境，不僅集成了常規(guī)的開發(fā)工具，如源程序編輯器、代碼生成工具（編譯、鏈接器）以及調試環(huán)境，還提供了DSP/BIOS開發(fā)工具。DSP/BIOS是一個簡易的嵌入式操作系統，它本身僅占用極少的CPU資源，而且是可裁剪的，能大大方便用戶編寫多任務應用程序，增強對代碼執(zhí)行效率的監(jiān)控，提高程序的可讀性，方便用戶應用程序的編寫，縮短軟件開發(fā)周期。
2.1 軟件程序框圖
本文在DSP/BIOS的基礎上，設計開發(fā)了顯微圖像處理系統的DSP應用程序。使用混合語言編程，用C語言設計程序中對運行時間影響不大的模塊，用匯編語言設計嚴格要求實時性的核心算法。在這里，程序采用模塊化設計，各個功能模塊相互獨立，程序框圖如圖3所示。該程序主要由1個主程序初始化模塊、3個硬件中斷HWI處理模塊、1個軟件中斷SWI處理模塊和4個任務模塊TSK構成。
當系統復位后，DSP執(zhí)行Bootload引導程序，并將程序入口點設置到c_int00處，DSP/BIOS應用程序從該處開始運行，執(zhí)行過程為：首先調用DSP/BIOS初始化模塊，并調用主函數main()，由main()函數負責完成硬件資源分配及各種外圍芯片工作方式的初始化設置；然后啟動DSP/BIOS，并進入空閑循環(huán)周期。這時，應用程序完全由硬件中斷驅動，只有產生中斷時，才會執(zhí)行相應的功能模塊，執(zhí)行完畢后跳出繼續(xù)執(zhí)行Idle空閑循環(huán)程序。
2.2 圖像處理算法設計
當采集完一場圖像后，FPGA以中斷方式通知DSP，觸發(fā)DSP的INT0中斷。由于一場圖像的時間間隔為20ms，因此每隔20ms觸發(fā)一次該中斷。在中斷處理程序Vs_interrupt()中啟動鍵盤掃描SWI，若有鍵按下，則執(zhí)行相應的圖像處理程序。
顯微圖像受光源光照強度的影響很大，采集的圖像往往質量較差、亮度不均勻，目標區(qū)域不易從背景區(qū)域中分離出來。為此，需要首先對圖像進行濾波處理，然后采用自適應閾值的辦法將目標從背景中提取出來，并利用數學形態(tài)學的方法進一步去噪處理，最后完成對圖像中目標的統計測量計算。
首先，利用中值濾波進行圖像平滑，窗口大小選擇3×3，采用十字狀窗口。中值濾波在保持目標圖像邊緣的同時，去除了尖峰干擾，使圖像背景的亮度更均勻，便于進一步的圖像分割處理。
由于光源光照強度的影響，背景的灰度值在整幅圖像中存在很大差別，如果只用一個固定的全局閾值對整幅圖像進行分割，則由于不能兼顧圖像各處的情況而使分割效果受到影響。為提高分割的精確性，可采用隨背景灰度值緩慢變化的動態(tài)閾值分割的方法，即自適應閾值算法。具體做法是：首先將原圖像分解成系列子圖像，由于子圖相對原圖很小，因此受陰影或對比度空間變化等問題的影響會比較小；然后對每個子圖計算一個局部閾值；最后通過對這些子圖所得到的閾值進行線性插值，就可以得到對原圖中每個像素進行分割所需要的合理閾值。分割后的二值圖像再利用數學形態(tài)學變換中的開、閉運算并選取合適的算子，便可以很好地消除圖像中仍然存在的少量噪聲點，利于下一步的工作。
這里，在局部閾值計算時采用最大類間方差法[6]，其計算公式為：
