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利用串行RapidIO實(shí)現(xiàn)FPGA協(xié)處理
利用串行RapidIO實(shí)現(xiàn)FPGA協(xié)處理
 更新時間:2008-8-3 15:48:25  點(diǎn)擊數(shù):2
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    為了支持“三重播放”應(yīng)用,人們對高速通信和超快速計(jì)算的需求日益增大,這向系統(tǒng)開發(fā)師、算法開發(fā)師和硬件工程師等人員提出了新的挑戰(zhàn),要求他們將各種標(biāo)準(zhǔn)、組件和聯(lián)網(wǎng)設(shè)備融合成一個整體。同時,開發(fā)人員不但要跟上日益提高的性能需求,還得注意保持成本低廉。有效利用基于串行RapidIO的FPGA作為DSP協(xié)處理器就能達(dá)到這些目的。


由于三重播放應(yīng)用集合了話音、視頻和數(shù)據(jù)應(yīng)用,因此必須采用新算法來設(shè)定其開發(fā)和系統(tǒng)優(yōu)化策略的參數(shù)。其間,開發(fā)人員要解決以下問題:構(gòu)造可調(diào)整可擴(kuò)展的架構(gòu)、支持分布式處理、采用基于標(biāo)準(zhǔn)的設(shè)計(jì),以及針對性能和成本進(jìn)行優(yōu)化。


仔細(xì)研究一下就會發(fā)現(xiàn),為滿足應(yīng)用需求而要、面對的這些挑戰(zhàn)主要涉及兩個主題:一是連接性,從本質(zhì)上說就是實(shí)現(xiàn)不同設(shè)備、板卡和系統(tǒng)之間的“快速”數(shù)據(jù)轉(zhuǎn)移;二是計(jì)算能力,指設(shè)備、板卡和系統(tǒng)中分別可用的處理資源。


運(yùn)算平臺之間的連接


基于標(biāo)準(zhǔn)的設(shè)計(jì)通常比“自由發(fā)揮”的設(shè)計(jì)簡單得多,也是今天的典型設(shè)計(jì)模式。并行連接標(biāo)準(zhǔn)(PCI、PCI-X、EMIF等)雖能滿足當(dāng)前需求,但若考慮到可調(diào)整性和可擴(kuò)展性就有所不足了。隨著分組處理技術(shù)的不斷進(jìn)步,連接標(biāo)準(zhǔn)的發(fā)展趨勢顯然傾向于高速串行連接。從圖1中就能看出這一趨勢。


諸如PCIe和GbE/XAUI之類的高速串行標(biāo)準(zhǔn)在臺式機(jī)和網(wǎng)絡(luò)行業(yè)已有應(yīng)用。但無線通信設(shè)施中的數(shù)據(jù)處理系統(tǒng)對互連方面的要求又稍有不同,它要求:


1. 管腳數(shù)少;


2. 需進(jìn)行底板以及芯片到芯片的連接;


3. 帶寬和速度可調(diào);


4. 具備DMA和消息傳遞功能;


5. 支持復(fù)雜可調(diào)整的拓?fù)洌?


6. 支持多點(diǎn)傳送;


7. 高度可靠;


8. 支持當(dāng)日時間(time of day)同步;


9. 可提供服務(wù)質(zhì)量(QoS)。



圖1:向串行連接的發(fā)展趨勢。



串行RapidIO (SRIO)協(xié)議標(biāo)準(zhǔn)可輕松滿足以上大部分要求,甚至超出這些要求的標(biāo)準(zhǔn)。因此,串行RapidIO已成為無線通信基礎(chǔ)設(shè)備中用于數(shù)據(jù)層(data plane)互連的主流連接技術(shù)。SRIO網(wǎng)絡(luò)建立在兩個“基本模塊”基礎(chǔ)之上:端點(diǎn)設(shè)備(Endpoint)和交換設(shè)備(Switch)。端點(diǎn)設(shè)備負(fù)責(zé)收發(fā)數(shù)據(jù)包,交換設(shè)備負(fù)責(zé)在端口之間傳遞數(shù)據(jù)包,但不負(fù)責(zé)數(shù)據(jù)包的解釋。圖2給出了SRIO網(wǎng)絡(luò)的構(gòu)建模塊。



圖2:SRIO網(wǎng)絡(luò)的構(gòu)建模塊。



按規(guī)范定義,串行RapidIO有用3層架構(gòu),如圖3所示。



圖3:SRIO架構(gòu)



其中包含:


物理層——負(fù)責(zé)描述器件級接口規(guī)范,例如分組傳輸機(jī)制、流量控制、電特性以及低級錯誤管理。


傳輸層——為在不同端點(diǎn)設(shè)備之間傳送分組提供路由信息。交換設(shè)備以基于器件的路由方式工作于傳輸層。


邏輯層——定義總體的協(xié)議和分組格式。每個分組最多包含256字節(jié)的載荷。事務(wù)通過Load、Store或DMA操作來訪問大小為34/50/66比特的地址空間。


SRIO有多種優(yōu)點(diǎn)。一個運(yùn)行于3.125 Gbps的4通道SRIO鏈路能在完全保持?jǐn)?shù)據(jù)完整性的前提下提供10 Gbps的流量。SRIO與微處理器總線類似,它在硬件中完成存儲器和器件尋址以及分組處理。這不但大大降低了用于I/O處理的開銷,減小了延遲,也增大了其相對于其他總線接口的系統(tǒng)帶寬。但與大多數(shù)其他總線接口不同的是,SRIO接口的引腳數(shù)很少,而且其基于高速串行鏈路的可調(diào)整帶寬可在1.25 - 3.125 Gbps范圍內(nèi)調(diào)整。圖4為SRIO規(guī)范的圖解。有關(guān)RapidIO規(guī)范的詳細(xì)信息,請參考http://www.rapidio.org/specs/。



圖4:SRIO規(guī)范


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