摘 要： 介紹了一種基于現(xiàn)場可編程門陣列(FPGA)的實時心電監(jiān)護系統(tǒng)。該系統(tǒng)采用FPGA為中央數(shù)字處理器，采用硬件描述語言(VHDL)進行結(jié)構(gòu)化設計，實現(xiàn)了心電信號（ECG）的實時采集、處理和傳送。同時還在芯片內(nèi)集成了數(shù)字濾波和數(shù)據(jù)壓縮存儲算法，實現(xiàn)心電信號的實時處理和壓縮。
關(guān)鍵詞： FPGA 心電信號 實時監(jiān)護
近年來隨著數(shù)字信號處理技術(shù)的發(fā)展，心電監(jiān)護系統(tǒng)得到了較快的發(fā)展。但是現(xiàn)有的監(jiān)護系統(tǒng)多采用單片機作為中央處理器，不但處理速度慢，而且功耗和體積大，實時性差。針對便攜式心電監(jiān)護系統(tǒng)需滿足的處理速度快、功耗低和微型化等要求，本系統(tǒng)選擇了FGPA為中央處理器，進行心電數(shù)據(jù)的采集和處理，使系統(tǒng)具有實時采集、處理、存儲以及發(fā)送心電數(shù)據(jù)等功能。
1 系統(tǒng)硬件組成
系統(tǒng)的硬件部分以XILINX的低成本型SpartanTM-3器件XC3S400-4TQ144C[1]為核心，主要包括ECG信號濾波放大電路、QRS波檢測電路、FPGA控制系統(tǒng)等。其硬件構(gòu)成如圖1所示。
1.1 濾波放大電路
濾波放大電路的作用是從噪聲中提取心電信號，并把它放大到合適的電平以提供給A/D轉(zhuǎn)換電路。
前置放大電路選用儀表放大器AD620,放大倍數(shù)為11。主放大電路和后置放大電路放大倍數(shù)分別設計為50、1～3。整個電路放大倍數(shù)為550～1650連續(xù)可調(diào)。
高通濾波器采用無源RC濾波器;采用運放TLC2254設計了由4個二階壓控電壓源（VCVS）低通濾波器級聯(lián)構(gòu)成的八階低通濾波器。
1.2 A/D轉(zhuǎn)換電路
本系統(tǒng)對心電信號進行數(shù)字化處理的分辨率為12位。FPGA擁有豐富的I/O口，所以選擇轉(zhuǎn)換方式為并行，采樣頻率為1kHz。本系統(tǒng)對A/D的速度、精度都沒有特殊要求，需考慮的主要是體積、低供電電壓和功耗。經(jīng)比較最終選用了MAXIM公司的并行接口A/D轉(zhuǎn)換器MAX1297。將其并行接口以及控制信號與FPGA相連，由FPGA提供芯片所要求的轉(zhuǎn)換時鐘以及控制信號。
1.3 R波檢測電路
R波的檢測分為硬件和軟件檢測。相對于軟件實現(xiàn)來說，采用硬件實現(xiàn)R波檢測具有速度快、實時性好、結(jié)構(gòu)簡單的優(yōu)點。系統(tǒng)中，R波檢測電路由跟隨器、QRS濾波器、整波電路、峰值保持電路和比較器組成[2]。預處理后的心電信號經(jīng)R波檢測電路被轉(zhuǎn)換為方波信號，再輸入FPGA進行處理。
2 FPGA實現(xiàn)的主要功能
如圖2所示，F(xiàn)PGA 內(nèi)部主要有A/D控制模塊、SRAM控制模塊、FIR濾波模塊、心電數(shù)據(jù)壓縮模塊、時鐘產(chǎn)生模塊和串口通信模塊。
2.1 A/D控制
由于選用的A/D芯片為雙通道，所以內(nèi)部模塊也按照兩通道來設計，分別為outdata1和outdata2,數(shù)據(jù)為12位，CLK端口接外部時鐘接口，該模塊內(nèi)部嵌入了時鐘產(chǎn)生模塊，輸入50MHz信號，輸出ad_clk信號為400kHz，占空比為50%。在本模塊中每400個周期對CH0和CH1通道分別取一個點，輸出到outdata1和outdata2,采樣率為400kHz/400=1kHz。該模塊的頂層圖和功能仿真如圖3所示。
2.2 數(shù)字濾波
為了進一步濾除因前置處理電路而加重的工頻干擾，本系統(tǒng)集成了分布式FIR數(shù)字濾波器[3]。
2.3 SRAM 控制
系統(tǒng)中配置的是256K×16bit的SRAM、18位地址線、16位數(shù)據(jù)線，CS、OE和WE分別作為SRAM的片選信號、讀使能和寫使能信號，這三個信號均為低電平有效，由UB和LB分別控制每次讀寫的是高字節(jié)還是低字節(jié)。本文依據(jù)該芯片的功能在FPGA內(nèi)部設計了SRAM控制模塊,其頂層圖如圖4所示。
