時鐘發(fā)生器

時鐘發(fā)生器對外部晶振（本設(shè)計采用的是12.8MHz的時鐘頻率）分頻產(chǎn)生100kHz和12.5kHz高低速率兩個發(fā)送時鐘，以及16倍于發(fā)送時鐘頻率的接收時鐘，高低速率可通過控制寄存器中相應(yīng)位來選擇。在本設(shè)計中遵循同步設(shè)計原則，不是將分頻時鐘直接當(dāng)時鐘用，而是采用了時鐘使能的方法，將分頻時鐘作為觸發(fā)器的使能控制。本設(shè)計的關(guān)鍵部分都采用了狀態(tài)機(jī)的方式，將分頻時鐘用做狀態(tài)機(jī)狀態(tài)間相互轉(zhuǎn)換的先決條件，從而實(shí)現(xiàn)了在整個設(shè)計中只有一個全局時鐘，避免了時鐘“滿天飛”的問題。

USB總線接口通信模塊

USB接口控制邏輯完成以下任務(wù)：通過對USB協(xié)議處理芯片本地端的地址譯碼完成429總線接口的各種操作，如配置控制寄存器、寫數(shù)據(jù)發(fā)送緩存以及讀接收數(shù)據(jù)等。當(dāng)主機(jī)要發(fā)送數(shù)據(jù)時，接口通信模塊將收到的8位數(shù)據(jù)按照429數(shù)字字的編碼格式組裝成32位數(shù)據(jù)，并產(chǎn)生控制信號。將組裝好的32位數(shù)據(jù)寫入發(fā)送器的緩存中，之后根據(jù)總線譯碼，產(chǎn)生自動發(fā)送控制信號，通知發(fā)送器進(jìn)行自動轉(zhuǎn)換和發(fā)送。同樣地，當(dāng)接收完一個32位數(shù)據(jù)時，將這個32位數(shù)拆分成4個8位寄存器供主機(jī)讀取，它們中的一個對應(yīng)標(biāo)志位(LABEL)，另外有兩個對應(yīng)數(shù)據(jù)區(qū)(DATA)，最后一個包含了數(shù)據(jù)字中剩余部分的信息。

仿真與驗(yàn)證

本設(shè)計采用ModelSim SE 6.1b，對經(jīng)過quartus6.0綜合布局布線后的設(shè)計進(jìn)行時序仿真驗(yàn)證。圖6和圖7分別為發(fā)送模塊和接收模塊在ModelSim中的時序仿真圖。

圖6中data為要發(fā)送的并行32位ARINC429數(shù)據(jù)0x5a5a5a5a，mclk為全局時鐘信號，clk_tx和clk_tx_en分別是發(fā)送時鐘(占空比為50％)和同頻的發(fā)送時鐘使能信號，aout、bout即上文中發(fā)送器的輸出TTL1、TTL0，busy表示正在進(jìn)行轉(zhuǎn)換。圖7中mclk為全局時鐘信號，ckl_rx_en是接收時鐘使能信號，_429ain、_429bin為接收器的輸入TTL1、TTL0，dout為收到的ARINC429數(shù)據(jù)0x75555555，以并行32位數(shù)據(jù)格式存入寄存器中，rec_done為接收完一個429數(shù)據(jù)發(fā)出的中斷信號。由時序仿真結(jié)果可以看出，F(xiàn)PGA可以正確實(shí)現(xiàn)ARINC429數(shù)據(jù)的發(fā)送和接收。

在后期板級調(diào)試中，將自制板卡與現(xiàn)在市場上出售的429總線接口卡進(jìn)行對接通信的方法來驗(yàn)證，證明了本設(shè)計的FPGA協(xié)議處理和驅(qū)動電路工作無誤，可以正確進(jìn)行429數(shù)據(jù)的收發(fā)，完成429總線的數(shù)據(jù)通訊。

結(jié)束語

本設(shè)計采用了ALTERA公司的FPGA芯片EP2C5Q208和CYPRESS公司的USB協(xié)議處理芯片CY7C68013以及外圍的調(diào)制解調(diào)電路，實(shí)現(xiàn)了4路收發(fā)的429總線數(shù)據(jù)傳輸接口，并完成了與上位計算機(jī)的通信。該系統(tǒng)大部分功能都是在同一FPGA芯片內(nèi)部實(shí)現(xiàn)的，發(fā)揮了FPGA的優(yōu)勢，提高了系統(tǒng)的穩(wěn)定性、集成度，并增強(qiáng)了抗干擾能力。利用FPGA的可重配置性，可以實(shí)現(xiàn)更多路ARINC429信號的接收與發(fā)送，可以大大降低重量、體積及成本，這在機(jī)載航空總線數(shù)據(jù)處理中具有較大的實(shí)用價值。