驗(yàn)證技術(shù)的發(fā)展主要經(jīng)歷了以下幾個階段：

1． 基于HDL語言的驗(yàn)證

    用HDL語言來建立測試平臺和編寫測試向量，將激勵輸入給設(shè)計(jì)，然后檢查設(shè)計(jì)的輸出。這種方法的缺點(diǎn)是測試平臺和測試向量的建立和編寫非常復(fù)雜和困難，并且驗(yàn)證所需的激勵難以達(dá)到足夠的覆蓋率。

2． 面向?qū)ο蟮尿?yàn)證

    由于采用HDL語言進(jìn)行驗(yàn)證的局限性，設(shè)計(jì)人員可以使用面向?qū)ο蟮母呒壵Z言(如C++、Python)來建立驗(yàn)證環(huán)境和編寫激勵。這種驗(yàn)證方法可以使設(shè)計(jì)人員從比較抽象的設(shè)計(jì)高層，對設(shè)計(jì)的輸入和輸出進(jìn)行建模，然后通過驗(yàn)證環(huán)境與仿真器的通信接口，將抽象的數(shù)據(jù)模型轉(zhuǎn)換成比特形式的數(shù)據(jù)。這種驗(yàn)證方法大大降低了編寫激勵的工作量，但是驗(yàn)證環(huán)境的建立相對復(fù)雜，比如驗(yàn)證環(huán)境與仿真器的通信接口等。

3． 隨機(jī)產(chǎn)生激勵

    由于測試激勵編寫的工作量非常大，所以設(shè)計(jì)人員逐步采用隨機(jī)產(chǎn)生測試向量的方法，以減輕編寫激勵的工作量，并提高驗(yàn)證的覆蓋率。但是它的缺點(diǎn)在于，由于激勵是隨機(jī)產(chǎn)生的，所以給驗(yàn)證結(jié)果的檢查帶來了一定難度，并且設(shè)計(jì)者不能根據(jù)要驗(yàn)證的設(shè)計(jì)屬性來產(chǎn)生所需的激勵，即不能根據(jù)約束來產(chǎn)生激勵。

4． 驗(yàn)證平臺工具

    由于驗(yàn)證環(huán)境的建立過于復(fù)雜，因此出現(xiàn)了驗(yàn)證平臺工具，通過這種工具可以大大減少建立驗(yàn)證環(huán)境的工作量。但是這類驗(yàn)證工具不能使驗(yàn)證人員通過設(shè)計(jì)的抽象層來編寫激勵，而且不能實(shí)現(xiàn)設(shè)計(jì)時序行為的檢查。

驗(yàn)證自動化系統(tǒng)

    由于上述驗(yàn)證方法都或多或少具有局限性，所以需要一種完善的驗(yàn)證系統(tǒng)。根據(jù)上節(jié)所述，一種完善的驗(yàn)證自動化系統(tǒng)需要具備以下幾個功能：首先它能夠定義驗(yàn)證計(jì)劃；然后能夠提供接口，用高級語言從抽象的層次產(chǎn)生基于約束的激勵；并且能方便高效地建立驗(yàn)證環(huán)境；最后能夠完成設(shè)計(jì)時序行為的驗(yàn)證和基于斷言的功能覆蓋率的驗(yàn)證。

    e語言是一種功能強(qiáng)大的驗(yàn)證語言，它可以很好地實(shí)現(xiàn)一個驗(yàn)證自動化系統(tǒng)，如圖1所示。在這個驗(yàn)證系統(tǒng)中，首先可以根據(jù)驗(yàn)證者的需要，用e語言來制定一些約束，根據(jù)這些約束來產(chǎn)生驗(yàn)證需要的激勵。由于e可以很好地與Verilog和VHDL仿真器通信，因此可以將這些用e語言抽象描述的數(shù)據(jù)轉(zhuǎn)換成比特形式，然后加載給設(shè)計(jì)；再通過和仿真器的通信，對系統(tǒng)進(jìn)行功能仿真，并將設(shè)計(jì)的輸出收集起來，這時可以將比特形式的數(shù)據(jù)轉(zhuǎn)換回e語言的抽象描述，以便于對設(shè)計(jì)行為與預(yù)期結(jié)果進(jìn)行檢查。除此之外，e語言還可以實(shí)現(xiàn)設(shè)計(jì)時序行為的檢查。如果一個中斷必須在請求后的5個周期后發(fā)出，可以通過e語言來描述這個設(shè)計(jì)屬性，通過仿真來檢查其是否滿足。最后，e語言還可以用來進(jìn)行基于斷言的功能覆蓋率驗(yàn)證。

基于e語言的驗(yàn)證環(huán)境與仿真器的交互

    在具體介紹基于e語言的驗(yàn)證環(huán)境之前，先介紹一下基于e語言的驗(yàn)證環(huán)境與仿真器的通信機(jī)理。目前，Cadence公司的工具Specman Elite支持用e語言來建立驗(yàn)證自動化系統(tǒng)，Specman Elite提供可配置、可再使用和可擴(kuò)展的驗(yàn)證組件，這些組件被稱為eVC。eVC采用高級驗(yàn)證語言e編寫，能夠產(chǎn)生足夠多的測試激勵訊號，并能對設(shè)計(jì)行為與預(yù)期結(jié)果進(jìn)行檢查確認(rèn)。eVC可以極大地縮短驗(yàn)證時間，提高產(chǎn)品品質(zhì)。所以本文將以Specman為例來介紹基于e語言的驗(yàn)證環(huán)境與仿真器是如何協(xié)同工作的。

    Specman和仿真器在仿真的過程中是兩個獨(dú)立并行的進(jìn)程，它們通過通信接口(stubs文件)來進(jìn)行通信，其結(jié)構(gòu)如圖2所示。

仿真環(huán)境包含以下各組成部分：

Specman：整個驗(yàn)證環(huán)境是用e語言實(shí)現(xiàn)的，其中包括約束、激勵產(chǎn)生、驅(qū)動、檢查、覆蓋率等，所有的e文件都由Specman編譯和仿真。

仿真器：Verilog或VHDL仿真器，它通過stubs文件與Specman進(jìn)行通信。
外界庫：仿真用到的一些模型可能是基于C語言的，e語言可以很好地導(dǎo)入這些模型來進(jìn)行仿真。

設(shè)計(jì)：基于Verilog或VHDL的設(shè)計(jì)。

仿真文件：在仿真中可能用到的一些外部模型，如總線功能模型等。
頂層：包括設(shè)計(jì)和各種模型的例化和一些驅(qū)動輸入或收集輸出的寄存器。
Stubs文件：Specman讀入所有的e文件，然后用一個命令來生成所需要的Stubs文件，這個文件在仿真過程中是由仿真器編譯和仿真的。

基于e語言的驗(yàn)證環(huán)境

    基于e語言的驗(yàn)證環(huán)境包括許多組成部分，其基本結(jié)構(gòu)如圖3所示。

    其中數(shù)據(jù)對象代表固定格式的測試向量，如數(shù)據(jù)包、視頻中的一幀數(shù)據(jù)，或CPU的一種指令。激勵產(chǎn)生會對數(shù)據(jù)對象添加一定的約束，隨機(jī)產(chǎn)生基于約束的激勵。輸入驅(qū)動中包括一個輸入程序，負(fù)責(zé)將數(shù)據(jù)輸入給設(shè)計(jì)，根據(jù)設(shè)計(jì)的不同，有可能對設(shè)計(jì)進(jìn)行重復(fù)多次的輸入。輸出采集中包括一個采集設(shè)計(jì)輸出的程序，并將采集到的數(shù)據(jù)轉(zhuǎn)換成數(shù)據(jù)對象定義的形式，然后送到數(shù)據(jù)檢查模塊進(jìn)行檢查。數(shù)據(jù)檢查部分產(chǎn)生所需要的數(shù)據(jù)和存儲收集到的數(shù)據(jù)的程序，并完成數(shù)據(jù)檢查。協(xié)議檢查通過定義一些時序上的斷言來監(jiān)控設(shè)計(jì)的協(xié)議，如果違反了協(xié)議將產(chǎn)生警告或錯誤提示。覆蓋率分析會分析設(shè)計(jì)中的斷言，給出設(shè)計(jì)的功能覆蓋率報(bào)告。

    Specman提供約束解釋器和通信信道來進(jìn)行e語言的仿真，界面對象(interface object)負(fù)責(zé)將數(shù)據(jù)對象驅(qū)動給設(shè)計(jì)的界面，系統(tǒng)對象(system object)包括各種不同的界面對象。界面對象和系統(tǒng)對象根據(jù)每個設(shè)計(jì)來編寫，如對CPU進(jìn)行驗(yàn)證時，根據(jù)設(shè)計(jì)定義輸入給CPU的數(shù)據(jù)對象(指令格式等)，因此驗(yàn)證環(huán)境不需要隨著設(shè)計(jì)的改變而改變，所以一個設(shè)計(jì)的環(huán)境是可以重用的。不同的測試激勵通過約束數(shù)據(jù)對象、界面對象、系統(tǒng)對象來產(chǎn)生。驗(yàn)證環(huán)境的劃分框圖如圖4所示。

    基于e語言的驗(yàn)證環(huán)境的文件層次結(jié)構(gòu)如圖5所示，其最頂層文件名字固定為sys，在sys下例化所有的模塊。

結(jié)語

    本文介紹了目前國外各大芯片設(shè)計(jì)公司所采用的最新的驗(yàn)證技術(shù)——基于e語言的自動驗(yàn)證系統(tǒng)。采用e語言建立驗(yàn)證環(huán)境、編寫測試激勵，可大大降低芯片驗(yàn)證人員的工作量，提高驗(yàn)證效率。