隨著數字電視和高清晰度電視技術的發(fā)展和成熟，標準數字和高清晰度電視已成為未來電視系統(tǒng)的必然趨勢。整個數字電視系統(tǒng)從技術層面上來講，包括數字視頻信號節(jié)目源﹑信號傳輸以及終端接收三部分。由于傳輸網絡傳輸帶寬的限制，因此，解決傳輸大容量的數字視頻信號的問題成了數字電視的關鍵所在。于是數字視頻編碼壓縮技術應運而生，成百成千倍地壓縮視頻信號，解決了傳輸上的問題。隨著國家廣電總局對數字電視的衛(wèi)星傳輸標準﹑有線傳輸標準﹑地面?zhèn)鬏敇藴实年懤m(xù)制定，數字電視漸漸地進入人們的生活，但是完全實現電視的數字化還有很漫長的路程，模擬電視和數字電視將會在很長的一段時間內并存。現在市場上有售的數字化電視接收機(PDP，LCD，DLP)接收的仍然是復合視頻信號，其數字化的概念是指對模擬視頻的數字化，并不是完全意義上的數字電視接收機。盡管如此，對模擬視頻的數字化也包括了不少技術問題，如電視信號具有不同的制式而且采用復合的YUV信號方式，而計算機直接工作在RGB空間；電視機是隔行掃描，計算機顯示器大多逐行掃描；電視圖像的分辨率與顯示器的分辨率也不盡相同等等。因此，模擬視頻的數字化主要包括色彩空間的轉換﹑光柵掃描的轉換以及分辨率的統(tǒng)一等等。

1　硬件設計
　　TI公司的IDK(影像開發(fā)套件)是一套成熟的DSP硬件開發(fā)平臺。為了給數字化電視接收機提供高品質的視頻圖像信號源，我們開發(fā)了一套與DSP芯片連接的數字視頻處理系統(tǒng)作為DSK6711平臺的子卡，，同時兼顧了視頻信源編解碼的開發(fā)。
　　 本數字視頻處理系統(tǒng)采用了先進的板間嵌入的設計理念和堆棧式結構形式，共有三部分組成：視頻采集板(PCB2)﹑視頻存儲顯示子卡(PCB3)和DSK6711(PCB1)開發(fā)板。圖1為本系統(tǒng)結構框圖。

　　1)DSK6711開發(fā)板(PCB1)
　　 DSK6711開發(fā)板是TI（德州儀器公司）為DSP開發(fā)人員提供的一種硬件實時調試平臺，選用TMS320C6711B作為核心處理器，在板擴展2個 16Mbit的SDRAM，一個音頻解碼與編碼電路，通過HPI接口與PC機相連接，是軟件進行實時調試和數據交換的通訊接口。TMS320C6711B 是一款浮點DSP芯片，其片外時鐘頻率可以達到150M，其體系結構采用甚長指令字(VLIW)結構形式，單指令字長為32bit，8個指令組成一個指令包，總字長為。芯片內部設置了專門的指令分配模塊，可以將每個256bit的指令包同時分配到8個處理單元，并使8個處理單元同時運行。通過片內的鎖相環(huán)路(PLL) 將輸入時鐘倍頻獲得，這樣可以使CPU的最大處理能力達到2400MIPs。
　　DSK6711開發(fā)板提供了音頻信號處理的DSP硬件平臺，為了適應不同系統(tǒng)用戶的要求， TI為其設計了一種接口標準(EMIF和外設接口)，專門用于第三方用戶開發(fā)DSK6711的子板以適應不同的應用場合。EMIF兼容 8bit/16bit/32bit的異步存儲器和同步存儲器，20根地址線和獨立的字節(jié)讀寫使能信號，兩組獨立的片選信號﹑讀信號﹑寫信號分別控制兩個不同的存儲器，每個存儲器的最大容量可達到128Mbit。外設接口提供了2個多通道串口MCBSP，2個計數器，2個通用IO口和CPU的中斷信號。
　　2)視頻采集(PCB2)
　　模擬視頻信號中不僅包含圖像信號，還包含行同步、行消隱、場同步、場消隱等信號。視頻解碼的目的就是將復合視頻、YC分量等模擬視頻信號進行AD轉換以獲取圖像的數字信號，同時提取其中的同步和時鐘信號。Philips公司的視頻解碼芯片SAA7111a，支持對NTSC和PAL 制視頻信號的自動轉換，自動進行50/60Hz 場頻的檢測，可對NTSC、PAL、SECAM 制式視頻信號的亮度和色度進行處理。它擁有4路模擬輸入﹑4 路復合視頻(CVBS) 或2路YC或1路YC和2路CVBS輸入。可設置CVBS或YC通道為靜態(tài)增益控制或自動增益控制(AGC)。擁有2 路亮度和色度梳狀濾波器，可對亮度、對比度、光圈和飽和度進行控制。可支持以下輸出格式:4:2:2 (16位)﹑4:2:2(CCIR601 8位) ﹑4:1:1 (12位)YUV格式或8:8:8(24位)﹑5:6:5 (16位)RGB格式。這種多格式的數據總線形式為設計者提供了靈活的選擇空間。

　　3)視頻存儲顯示子卡(PCB3)
　　視頻存儲顯示子卡建立DSK6711的標準接口的基礎之上，由一塊大容量邏輯控制FPGA芯片，多幀視頻存儲電路，以及視頻(VGA)編碼電路組成，并帶有模擬視頻采集板的數字輸入接口和數字視頻信號輸出接口。既可作為多種不同系統(tǒng)核心軟件的開發(fā)使用，也可直接應用于數字化電視接收機。邏輯控制FPGA主芯片采用ALTERA的EP20K160EFC484-2X。 EP20K160E邏輯門多達40萬系統(tǒng)門，LE單元6400個，可定義IO口316個，宏單元640個，內嵌80K的RAM，片內集成兩個鎖相環(huán) (PLL)，可以完全滿足對視頻存儲控制和某些視頻圖像處理的要求。FPGA邏輯控制芯片主要完成對SDRAM﹑DSK6711的EMIF﹑視頻輸入﹑視頻輸出的邏輯控制。
　　 SDRAM選用現代半導體公司的HY57V641620HG同步動態(tài)存儲器，同步時鐘頻率達到133M，其存儲容量為64Mbit，數據總線寬度 16bit�？梢源娣哦噙_8幀的分辨率為﹑Y:U:V為4:2:216bit數據格式的視頻圖像，采用低電壓供電方式可以降低峰值功耗，所有的輸入輸出信號電平兼容LVTTL。
　　復合視頻信號采用的是隔行掃描方式， VGA顯示模式采用的是640線逐行掃描方式，設計中將把采集得到的數字信號存儲起來，由DSP來完成TV信號的去隔行掃描，再把得到的逐行YUV數字信號或RGB數字信號送到VGA視頻編碼器的D/A模塊完成數字信號 向模擬信號的轉換。編碼芯片采用TI的TVP3026。
　　4)電源設計
　　由于半導體制造工藝的原因，低電壓器件的成本比傳統(tǒng)5V器件更低，功耗低，性能更優(yōu)，加上多數器件的I/O腳可以兼容5V/3.3VTTL電平，而且還可以直接應用在原有系統(tǒng)中，因此，3.3V/2.5V1.8V/1.5V等低電壓SOC芯片和ASIC芯片得到各大IC公司的大力推崇和發(fā)展，現在大多數的 DSP芯片廠商和PLD/FPGA的芯片廠商都采用低電壓供電設計。
　　 設計低電壓系統(tǒng)的電源通�？梢圆捎萌�種方法：1、采用低壓差線形穩(wěn)壓芯片(LDO)；2、開關電源也是實現電源轉換的一種方法，效率高，動態(tài)輸入范圍大，但電路設計要復雜得多，調試繁瑣；3、可以直接購買DC/DC電源模塊，但是價格比較貴。
　　從子卡的功耗和減少電磁干擾的角度來考慮，我們在視頻存儲顯示子卡的電源設計上選用了小功率的低電壓線性穩(wěn)壓器。其主要的優(yōu)點是：所需外部元件數目少，成本低，調試簡單，紋波小，無電磁干擾。主要的弱點是：工作效率低(<70%)，功耗大，有些情況下需要給器件本身散熱。

2　軟件設計
　　顯示存儲子卡的邏輯控制軟件設計有分為I²C模塊﹑SPI模塊﹑EMIF模塊﹑SDRAM控制模塊﹑視頻輸出FIFO五個部分。圖3為子卡的軟件結構框圖。由于現在的CPLD/FPGA的規(guī)模越來越大，軟件設計越來越復雜，用戶軟件設計可以直接調用現成的IP核以避免一些不必要的重復勞動。

1) I²C模塊
　　I²C 總線是一種用于IC器件之間連接的二線制半雙工總線，它包括:串行數據線SDA、串行時鐘線SCL，利用兩根線實現總線上的器件之間的信息傳送，可連接多種功能器件、每種功能器件最多可接8片，每個器件可通過地址編碼加以識別。子卡上的SAA7111a和TVP3026都是I²C器件，其初始數據配置是通過I²C總線進行的。SDA和SCL都是雙向I/ O口線，(針對外圍器件SCL是單向的)內部集電極或漏極開路形式，使用時需加上拉電阻到電源上。當總線空閑時兩線均是高電平，最高傳輸速率為100k bit/s。
　　I²C 總線上的數據傳送如圖 4所示�？偩�上傳送的每一幀數據均為1個字節(jié)。啟動總線后，要求每傳送1個字節(jié)后，對方回應一個應答位。在發(fā)送時，首先發(fā)送最高位。每次傳送開始有起始信號，結束時有停止信號。在總線傳送完1個字節(jié)后，可以通過對時鐘線的控制，使傳送暫停，這時可在應答信號后使SCL變低電平，控制總線暫停。當主節(jié)點要求總線暫停時亦可采用同樣的方法。圖4是FPGA向外圍I²C器件發(fā)送01010011 和01001001這兩個數據的情況。

　　2)SPI模塊
　　串行外圍設備接口(SPI)是MOTOROLA公司提出的一個同步串行外設接口。允許CPU與各種外圍接口器件以串行方式進行通信、交換信息，其最高傳輸速率達到50Mbit/s。它使用4條信號線：串行時鐘線(SCK)、主機輸入/從機輸出線(MISO)、主機輸出/從機輸入線(MOSI)、低電平有效的使能信號線(CS)。圖5為SPI總線時序圖。

　　 在子卡的設計中我們把DSP的一個MCBSP作為SPI的主設備，FPGA的一個SPI模塊作為從設備。如圖6所示。

　　3) SDRAM控制模塊 
　　 SDRAM具有多種工作模式，內部操作是一個相對復雜的狀態(tài)機。SDRAM 器件的管腳分為以下幾類：
　　 A：控制信號包括片選，時鐘，時鐘使能，行列地址選擇，讀寫選擇，數據有效。
　　 B：地址時分復用管腳，根據行列地址選擇管腳，控制輸入的地址為行地址或列地址。
　　 C：數據雙向管腳。
　　SDRAM的控制模塊可以分為幾個小模塊，如圖7所示。其中“脈沖產生模塊”為核心模塊，它負責產生一系列單脈沖信號，如行、列激活脈沖，刷新脈沖等，這些信號都嚴格按照SDRAM 的標準時序產生，然后送至后級“SDRAM 控制信號輸出模塊”，通過它對SDRAM的行、列地址計數，并產生最后的SDRAM控制信號(如：/CAS、/RAS，行、列地址等)�！敖獯a模塊”負責解釋主控制器發(fā)送的控制命令，并將對應的信號發(fā)送到“脈沖產生模塊”及“控制模塊”�！翱刂颇�塊”負責發(fā)出一些控制信號對外圍芯片(如：緩沖存儲器，總線緩沖器等)進行相應的操作�！俺跏蓟�模塊”按照SDRAM 的初始化程序發(fā)出一些控制信號給“脈沖產生模塊”，對SDRAM 進行初始化及一些設置�！白詣铀⑿履�塊”負責對刷新時間計數，在需要刷新時向“脈沖產生模塊”提出刷新要求，等SDRAM完成一次讀寫任務后便發(fā)出刷新脈沖。

　　4) EMIF模塊
　　 EMIF模塊的內部硬件結構有三部分構成：EMIF同步時序電路、輸入/輸出數據緩沖存 儲器以及地址譯碼單元。
　　A、同步時序電路
　　 主要功能是產生CPU中斷信號，觸發(fā)DMA都控制事件，并為輸入/輸出數據緩沖存儲器提供同步時鐘信號和控制信號。
　　 B、輸入/輸出數據緩沖存儲器
　　 考慮到視頻采集輸出總線(4:2:2)16bit﹑存儲芯片的數據總線16bit﹑DSP的數據總線32bit﹑YUV信號在SDRAM的存儲格式﹑象素同步時鐘和SDRAM同步時鐘等諸多方面的因素，因此，采用不同結構的輸入/輸出數據緩沖存儲器。
　　C、地址解碼器
　　 TI的EMIF為不同的存儲提供了無縫接口，我們利用了CE2和XA[21:2]，子卡上的SDRAM的存儲空間和DSK6711上的存儲芯片通過地址解碼器進行統(tǒng)一編址。幀同步信號作為中斷信號，CPU通過中斷信號的獲取來完成EDMA的初始化，這樣EDMA就可以獲得CPU外部數據總線的使用權，在外部存儲器之間進行大容量的數據傳輸。

3　結束語
　　 本文主要介紹一套基于DSP的數字視頻圖像處理系統(tǒng)的設計方案，其應用范圍相當廣泛。此系統(tǒng)充分利用了DSK6711的硬件平臺，避免了DSP高頻電路板的設計過程，不僅可以減少設計成本，而且可以縮短開發(fā)周期。

參考文獻

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