SIC的非重發(fā)性設(shè)計成本（NRE）與設(shè)計時間高得驚人。在130納米工藝水平下,ASIC的NRE為1千萬美元或更多,設(shè)計ASIC芯片所需時間一般為12～18個月。此外,芯片技術(shù)規(guī)范中還包含有關(guān)應(yīng)用適應(yīng)性的內(nèi)容。推動適應(yīng)性需求的幾項因素包括：
* ASIC芯片的設(shè)計周期在一年以上。在此期間,目標(biāo)市場的通常會發(fā)生顯著的變化;
* 有關(guān)標(biāo)準(zhǔn),尤其是關(guān)于通信設(shè)備的標(biāo)準(zhǔn)迅速演進(jìn);
* 產(chǎn)品細(xì)分,尤其是從同一平臺衍生出來的多種產(chǎn)品;
* 后繼產(chǎn)品中的硬件重用。
在設(shè)計復(fù)雜的片上系統(tǒng)（SoC）時,設(shè)計者正在從ASIC方案轉(zhuǎn)向在時間和資金資源方面更為經(jīng)濟(jì)的替代方案。Gartner Dataquest預(yù)測,在2002年到2007年間,ASIC銷售綜合年增長率將為8.4%。但Dataquest的ASIC、SoC和FPGA市場調(diào)查首席分析師Bryan Lewis指出,更為重要的是,以ASIC設(shè)計開始的項目數(shù)量將繼續(xù)下滑,將會從1997年的11 000多下降到2006年的不足4000。與此形成鮮明對照,iSuppli的一項研究則預(yù)計FPGA市場將以更大的兩位數(shù)年增長率持續(xù)增長：2003年為15.9%,2004年為25.6%,2005年則為26.4%。為進(jìn)一步說明芯片設(shè)計領(lǐng)域向FPGA設(shè)計的轉(zhuǎn)移,Hier Design的Jackson Kreiter,在2003年9月1日的EEdesign上的文章《為什么EDA不能忽視FPGA》中指出：“在2002年,有90 000個以FPGA開始的設(shè)計,與以ASIC開始的設(shè)計相比,其比率達(dá)到10:1以上�！�
為減輕ASIC設(shè)計遭遇的困境,賽靈思公司（Xilinx）開發(fā)了一種新的FPGA架構(gòu),稱為ASMBL,即面向特定領(lǐng)域應(yīng)用的組合模塊架構(gòu)。使用這種新架構(gòu),用戶就可以通過選取最佳特性和功能組合,快速且經(jīng)濟(jì)地實現(xiàn)面向多個專門領(lǐng)域的FPGA平臺應(yīng)用。 ASMBL是什么
 ASMBL通過使用獨特的基于列的結(jié)構(gòu)（見圖1）,實現(xiàn)了支持多專門領(lǐng)域應(yīng)用平臺的概念。每列代表一個具有專門功能的硅子系統(tǒng),如邏輯資源、存儲器、I/O、DSP、處理、硬IP和混合信號等。賽靈思公司通過組合不同功能列,組裝成面向特定應(yīng)用類別的專門領(lǐng)域FPGA（與專用不同,專門是指一項單一應(yīng)用）。典型領(lǐng)域可能包括邏輯密集型、存儲密集型或處理密集型領(lǐng)域。例如,用于圖像處理的處理密集型芯片可能會含有較多的DSP專門功能列,而一個面向邏輯領(lǐng)域應(yīng)用的芯片則不然。 著重解決技術(shù)問題
ASMBL架構(gòu)從兩個級別對設(shè)計進(jìn)行了提升,一是解決基于應(yīng)用領(lǐng)域的設(shè)計問題,二是解決在傳統(tǒng)ASIC和FPGA設(shè)計中都存在的一些技術(shù)約束問題。特別指出,ASMBL成功地緩解了與I/O和陣列相關(guān)性、電源和地分布,以及硬IP縮放相關(guān)的約束問題。
I/O和陣列相關(guān)性
傳統(tǒng)芯片可分為兩大類：內(nèi)核約束型和I/O約束型。內(nèi)核約束型芯片是指硅片尺寸受其內(nèi)含邏輯數(shù)量制約的芯片。硅片周邊長度遠(yuǎn)遠(yuǎn)超出在芯片四周部署I/O、時鐘、電源和地焊盤必需的長度。焊盤約束型芯片的硅片尺寸則由其四周焊盤必需的長度決定,即使在遵守芯片設(shè)計規(guī)則的情況下使焊盤盡可能相互靠近,還是會存在芯片內(nèi)部有浪費的未用區(qū)域[XAP1]。
ASMBL的基于列的架構(gòu)消除了同時困擾內(nèi)核約束型和焊盤約束型設(shè)計的面積-周長相關(guān)性問題。圖2的左側(cè)顯示,對于傳統(tǒng)的焊盤約束型芯片,如果該設(shè)計需要容納更多的I/O焊盤,就必須增大芯片尺寸。圖2的右側(cè)則顯示,使用ASMBL架構(gòu)的芯片,只需分配更多的列給I/O功能就可以容納額外的I/O焊盤,而無需增加芯片的總體尺寸。由于芯片成本隨硅片面積增加而上升,因此這種架構(gòu)將極大地節(jié)省成本。與此類似,如果設(shè)計需要增加功能（內(nèi)核）區(qū)域,也無需增加更多的I/O列就可以實現(xiàn)。
 為了使基于列架構(gòu)的I/O塊能夠放置在芯片周邊以內(nèi),基于ASMBL的芯片采用了倒裝芯片封裝,這樣就允許在芯片的任何位置放置焊盤,而不僅僅局限在芯片周邊。倒裝芯片技術(shù)就是將芯片在封裝內(nèi)“上下顛倒”再進(jìn)行裝配,微小焊球?qū)⒏鱾�焊盤（I/O、電源等）連接到內(nèi)部封裝互連。然后使用焊球技術(shù)將封裝引腳連接到一塊印刷電路板或其他基片上。除了允許在芯片內(nèi)部放置焊盤以外,倒裝封裝還提供了比壓線封裝更強的散熱能力。
電源和地的擴(kuò)展性
ASMBL架構(gòu)還提高了FPGA中電源和地的分布能力。與把I/O焊盤放置在FPGA內(nèi)部類似,設(shè)計者也可以將電源和地焊盤部署在在芯片內(nèi)部的任意位置。Dataquest首席分析師Gary Smith在2002年10月的一篇市場趨勢報告中表示,“電源已成為設(shè)計工程師面臨的首要問題……”
隨著工藝尺寸縮小,電源電壓也隨之降低。電源電壓不斷降低,片上時鐘頻率和數(shù)據(jù)速率日益提高,使得抑制產(chǎn)生的瞬時電壓尖峰和接地反彈（Ground bounce）以滿足芯片電源和信號完整性（SI）規(guī)范十分困難。為了克服這些問題,設(shè)計人員必須在芯片上增加額外的電源和地焊盤,以加強電源網(wǎng)絡(luò)分布和減少片上寄生壓降。相比于在傳統(tǒng)芯片設(shè)計中設(shè)計人員只能在芯片的周邊部署電源和地焊盤的情況,ASMBL對內(nèi)部電源和地焊盤的支持極大地簡化了均衡整個FPGA器件電源分布的任務(wù)。同時這還減小了電源下降、接地反彈和時鐘畸變（因為時鐘緩沖器分布在整個芯片上,故而可以得到更穩(wěn)定的VDD電源電壓和更均衡的接地）,從而減小了片上信號完整性和信號延遲問題。 
硬IP擴(kuò)展性
采用ASMBL架構(gòu)的第三個優(yōu)點就是該架構(gòu)對硬硅IP縮放的支持。對于在傳統(tǒng)FPGA架構(gòu)中使用直線排列擴(kuò)展IP核,向上擴(kuò)展該核以容納額外的特性可能會需要更大的FPGA（見圖3）。在基于ASMBL的FPGA中縮放IP則只是意味著以列的方式增加更多IP,因此可以適合于已有的FPGA面積。這就有效地將IP縮放問題從二維（直線內(nèi)核）降到一維（按列安排IP,縮放就可以通過增加IP列來完成）。因此,設(shè)計人員不必再為將硅IP核裝入芯片而去尋求更大更貴的芯片。
使平臺FPGA得到革命性改觀
FPGA器件通過采用ASMBL及其列架構(gòu),利于開發(fā)針對專門領(lǐng)域的平臺FPGA器件,而其價位點甚至比前代平臺FPGA和平臺ASIC及平臺SoC還要低。通過使FPGA面向一個領(lǐng)域而不是一項專門應(yīng)用,設(shè)計人員可以從選用已經(jīng)具備為一定范圍應(yīng)用量身定制特性的器件來開始設(shè)計。設(shè)計人員可以對該器件編程,使其成為專門器件。這種組合給芯片帶來多種不同級別的設(shè)計靈活性。
比之內(nèi)部含有預(yù)定義硅IP和標(biāo)準(zhǔn)總線的掩膜可編程平臺芯片——ASIC或SoC,ASMBL架構(gòu)的這種靈活性和快速開發(fā)時間具有顯著的成本和設(shè)計時間優(yōu)勢。無論是定制頂層金屬層還是定制整個芯片,平臺ASIC都要在制造時根據(jù)所需存儲器、邏輯和I/O結(jié)構(gòu)為適合一項專門應(yīng)用定制。如果應(yīng)用環(huán)境發(fā)生變化或是廠商為適用一種相關(guān)應(yīng)用而請求修改器件,為集成和連接不同的IP核,該芯片都只能重新設(shè)計,并重新生成部分或全部掩膜層。這在設(shè)計時間和掩膜層成本兩方面均代價不菲。
基于ASMBL的FPGA針對覆蓋一類相似應(yīng)用的領(lǐng)域進(jìn)行了優(yōu)化,這樣設(shè)計人員就可以將一片F(xiàn)PGA用于多個應(yīng)用。相對而言,改變應(yīng)用較為簡單,只要對器件重新編程就可做到,從而得以充分發(fā)揮FPGA所固有的應(yīng)用適應(yīng)性。因此,這種架構(gòu)無論在客戶進(jìn)行平臺FPGA開發(fā)、經(jīng)濟(jì)有效地進(jìn)行針對不同應(yīng)用的多平臺開發(fā),以及對新的市場需求快速做出響應(yīng)方面,都具有時間短、風(fēng)險低的優(yōu)點。
[XAP1]由于存在這種相關(guān)性,以致于在傳統(tǒng)的IC設(shè)計中很容易出現(xiàn)硅片周邊區(qū)域有浪費或者內(nèi)部區(qū)域有浪費。 |
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